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Linux
verilog仿真
磕了个盐 | Carsim中怎么设置两辆车
这里只在carsim软件里进行
仿真
,不与simulink进行联合
仿真
假如前车与本车的距离为40m前车为0;本车为-40。先建立一个dataset设置本车修改道路信息中的这个更改起始位置Sstart。
squirrel快乐敲码
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2023-11-29 17:03
磕盐
自动驾驶
「
Verilog
学习笔记」状态机-非重叠的序列检测
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点,刷题网站用的是牛客网根据题意定义一个五位的中间变量lock每次始终上升沿来临时判断当前寄存器的低四位+新数据是否等于10111如果等于则下一时刻
KS〔学IC版〕
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2023-11-29 16:19
Verilog学习笔记
学习
笔记
Verilog
「
Verilog
学习笔记」非整数倍数据位宽转换8to12
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点,刷题网站用的是牛客网要实现8bit数据至12bit数据的位宽转换,必须要用寄存器将先到达的数据进行缓存。
KS〔学IC版〕
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2023-11-29 16:46
Verilog学习笔记
学习
笔记
Verilog
【毕业设计】30-基于单片机矿井瓦斯_气体浓度_烟雾浓度报警设计(原理图+源代码+
仿真
+答辩论文+答辩PPT)
【毕业设计】30-基于单片机矿井瓦斯/气体浓度/烟雾浓度报警设计(原理图+源代码+
仿真
+答辩论文+答辩PPT)文章目录【毕业设计】30-基于单片机矿井瓦斯/气体浓度/烟雾浓度报警设计(原理图+源代码+
仿真
Sensor-1
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2023-11-29 16:42
单片机
嵌入式硬件
【毕业设计】21-基于单片机的智能恒温箱_温度报警装置设计(原理图+
仿真
+源代码+答辩论文+答辩PPT)
【毕业设计】21-基于单片机的智能恒温箱/温度报警装置设计(原理图+
仿真
+源代码+答辩论文+答辩PPT)文章目录【毕业设计】21-基于单片机的智能恒温箱/温度报警装置设计(原理图+
仿真
+源代码+答辩论文
Sensor-1
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2023-11-29 16:42
单片机
嵌入式硬件
基于单片机的大棚温湿度检测系统(论文+源码)
2.
仿真
效果
沐欣工作室_lvyiyi
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2023-11-29 16:41
单片机
嵌入式硬件
stm32
毕业设计
毕业论文
基于51单片机温度烟雾GSM短信火灾报警器系统设计(程序+Proteus
仿真
+原理图+PCB图+参考论文+开题报告+元件清单等)
摘要随着现代家庭用火、用电量的增加,家庭火灾发生的频率越来越高。火灾报警器也随之被广泛应用于各种场合。本课题所研究的GSM模块无线多功能火灾报警器采用51单片机为核心控制器,利用气体传感器MQ-2、ADC0809模数转换器、DS18B20温度传感器、继电器等实现基本功能。通过这些传感器和芯片,当环境中可燃气体浓度或温度等发生变化时系统会发出相应的灯光报警信号和声音报警信号,继电器实现负载控制,GS
ENGLISH_HHZ
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2023-11-29 16:39
51单片机
51单片机
proteus
嵌入式硬件
ADS笔记,新旧两组
仿真
数据进行绘图和列表对比
修改参数之后,再次操作双击数据显示窗口进行数据选择如下于是新旧的
仿真
数据的绘图对比就完成了。二、数据列表对比接下来是数据的列表对比然后双击列表于是新旧的
仿真
数据的列表对比就完成了
彭飞万里
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2023-11-29 16:58
射频工程
ADS
数据对比
ADS笔记,时域和频域绘图
为防止遗忘,记录一下ADS的时间域和频谱图的绘制在ADS中想得到电路的时域和频域图的话,可以用谐波平衡
仿真
HB或者选择一个准瞬态
仿真
控制器插入到原理图中来实现。
彭飞万里
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2023-11-29 16:28
笔记
ADS
时域频域
DDR-MIG 学习记录
MIG调试总结:对vivado软件中用于控制DDR2/DDR3的控制器MIG(MemoryInterfaceGenerator)IP核进行了
仿真
测试,以学习如何用IP核来控制FPGA板载SDRAM的读写
little ur baby
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2023-11-29 16:25
fpga开发
System
Verilog
入门--1
数据类型
Verilog
-->register-reg|->net-wire/…SV-->logic----不关心对应的逻辑如何综合,单纯作为变量logic四值逻辑表示0,1,x,z-->SV的硬件世界bit
孤独的旅者
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2023-11-29 13:07
SV入门
systemverilog
推荐system
Verilog
相关书籍
System
Verilog
在多数情况下被用于IC验证,相关书籍其实比较多,这里先提供绿皮书,红宝书,希望对大家有用。
电路_fpga
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2023-11-29 13:06
书籍推荐
fpga开发
System
Verilog
基础
目录一、数据类型1、内建数据类型(1)逻辑类型(2)符号类型(3)类型转换二、随机化1、修饰符(1)rand(2)randc2、随机约束种类(1)布尔表达式Booleanexpressions(2)权重分配Weighteddistributions(3)范围表达式Rangeexpressions(4)条件表达式Conditionalexpressions3、相关函数(1)randomize()函数
qq_42922513
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2023-11-29 12:04
数字IC设计
fpga开发
System
Verilog
入门
文章目录包定义System
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数据类型结构体System
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过程块可嵌套模块接口System
Verilog
的优点提高了硬件建模能力、编码效率和抽象能力;RTL级、系统级行为描述;增强了验证能力和为大规模复杂设计编写有效
如松茂矣
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2023-11-29 12:59
SoC设计
HDL
verilog
SoC
上海数字孪生技术推进制造业升级,工业物联网可视化应用加速
数字孪生不是全新技术,它具有建模
仿真
、虚拟制造、数字样机等技术的特征,并在这些技术的基础上进行了发展。数字孪生不是一种单一的技术,而是一系列技术逇综合应用。
巨蟹数字科技
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2023-11-29 12:45
数字孪生智慧工厂
数字孪生3d可视化
三维数据可视化
上海
数字孪生
三维可视化
工业互联网
工业元宇宙
工业物联网
数字孪生工厂
郑州数字孪生技术推进制造业升级,工业物联网可视化应用加速
数字孪生系统的特点模型+数据,其区别于传统
仿真
或数字样机,在于结合模型,数字孪生体能利用大数据处理技术,有效对物理实体运行所产生的大数据分析处理和治理。
巨蟹数字科技
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2023-11-29 12:45
数字孪生3d可视化
数字孪生智慧工厂
三维数据可视化
郑州
数字孪生工厂
数字孪生可视化
数字孪生
工业数字孪生
5G智能工厂
智慧工厂可视化
C2--Vivado开发环境之bit生成,文件组成,代码固化2022-12-08
1.FPGA的开发流程Fpga代码的开发分为以下流程:设计定义(处于架构阶段,对需求进行定义,分析,模块划分)设计输入(
verilog
RTL代码输入、原理图)功能
仿真
分析和综合(由源文件综合编译runsynthesis
晓晓暮雨潇潇
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2023-11-29 11:42
FPGA积累——基础篇
fpga开发
vivado
xilinx
基于MBC调制方法的准Z源三相逆变器Simulink建模与
仿真
仿真
和实验结果验证了SPWM最大恒定升压调制策略
电气_空空
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2023-11-29 11:45
matlab仿真
毕业设计
毕业设计
毕设
matlab
verilog
时序电路-触发器
触发器带异步清零和异步置1的JK触发器modulejkff_rs(inputclk,j,k,set,rs,outputregq);always@(posedgeclk,negedgers,negedgeset)beginif(!rs)q<=1'b0;elseif(!set)q<=1'b1;elsecase({j,k})2'b00:q<=q;2'b01:q<=1'b0;2'b10:q<=1'b1;2
weixin_52688879
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2023-11-29 10:58
fpga开发
FPGA
Verilog
实现JK触发器 再实现模12加法计数器
JK触发器,无法
仿真
,代码如下,按照老师PPT写的`timescale1ns/1psmoduleJKtrigger(Q,CLK,RESET,SET,J,K);inputCLK,RESET,SET,J,K
Sharninjak
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2023-11-29 10:23
FPGA
fpga开发
Verilog
学习之异步复位的串联T触发器设计
文章目录前言一、题目描述:二、实现思路1.先了解T触发器的相关知识2.区分异步复位和同步复位1)异步复位2)同步复位3)同步复位和异步复位的优缺点3.从波形中得到的信息三、代码展示总结前言今天我们做的是第二道题——异步复位的串联T触发器,可能有些人听名字就觉得这道题比较难,但其实它并没有想象中的那么难,它仅仅只是两个T触发器串联而已,接下来我们便去看看如何写这道题。异步复位的串联T触发器一、题目描
一个默默无闻的小程序员
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2023-11-29 10:49
牛客网刷题
学习
fpga开发
「
Verilog
学习笔记」整数倍数据位宽转换8to16
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点,刷题网站用的是牛客网根据时序图,数据是在第二个数据到来之后输出,当仅有一个数据到来时,不产生输出,所以内部需要一个指示信号valid_cnt
KS〔学IC版〕
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2023-11-29 10:49
Verilog学习笔记
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(91)
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实现D触发器
(91)
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实现D触发器1.1目录1)目录2)FPGA简介3)
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HDL简介4)
Verilog
实现D触发器5)结语1.2FPGA简介FPGA(FieldProgrammableGateArray
宁静致远dream
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2023-11-29 10:19
fpga开发
110-基于stm32单片机温湿度PM2.5微尘空气质量环境监测系统Proteus
仿真
+程序源码
一:功能介绍1、采用stm32单片机+LCD1602+DHT11温湿度传感器+PM2.5传感器+空气质量检测传感器+蜂鸣器+LED灯,制作一个单片机温湿度PM2.5微尘空气质量环境监测系统;2、通过PM2.5传感器检测有害气体浓度,并且显示到LCD1602显示屏上面,当检测浓度大于一定值,蜂鸣器和LED进行声光报警提醒;3、通过空气质量传感器检测空气质量,并且显示到LCD1602显示屏上面,当空气
STM32_C51
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2023-11-29 10:45
单片机
stm32
proteus
嵌入式硬件
【FGPA】
Verilog
:JK 触发器 | D 触发器 | T 触发器 | D 触发器的实现
0x00JK触发器JK触发器是RS触发器和T触发器的组合,有两个输入端J和K,如果两个输入端都等于1,则将当前值反转。行为表状态图TimingDiagramCircuitJK触发器的设计目的是防止RS触发器在输入S和R均等于1的值时被浪费,因为该值被认为是非法输入。它与RS触发器相同,不同之处在于如果输入值为1,1,它不会作为非法值被接受,而是作为当前存储值的反相值被接受。0x01D触发器D型触发
柠檬叶子C
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2023-11-29 10:43
fpga开发
JK触发器
D触发器
51单片机制作数字频率计
文章目录简介设计思路工作原理Proteus软件
仿真
软件程序实验现象测量误差和范围总结简介数字频率计是能实现对周期性变化信号频率测量的仪器。
优信电子
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2023-11-29 09:52
51单片机
嵌入式硬件
单片机
无线工勘平台(华为、华三、锐捷)
无线工勘平台(华为、华三、锐捷)华为WLANPlanner室内、室外AP网络规划工具,包括现场环境规划、AP布放、网络信号
仿真
和生成网规报告等功能。
大沙头三马路
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2023-11-29 08:40
无线网络技术
华为
华三
锐捷
无线地勘
无线工勘
数字化工厂管理系统有哪些重要的运行环节
数字化工厂系统集成产品、制造过程和工厂模型数据库,通过可视化、
仿真
和文档管理,提高产品质量和生产过程所涉及的质量和动态性能。
深蓝易网
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2023-11-29 08:20
数字工厂
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数字化工厂使用案例,为企业数字化赋能
数字化工厂技术是由数字
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技术和虚拟现实技术发展而来,是智能制造发展的重要实践模式,它通过对真实工业生产的虚拟规划、
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优化,实现对工厂产品研发、制造生产和销售服务的优化和提升,是现代工业化与信息化融合的应用体现
深蓝易网
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2023-11-29 08:20
数字工厂
人工智能
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制造
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系统架构
实际上浪琴一比一精仿手表哪里买(说说高仿浪琴手表购买渠道)
它以其精湛的工艺和高度
仿真
的外观,成为众多钟表爱好者们所钟爱的选择之一。详细加微信咨询:85857133如今,高仿浪琴手表的市场非常广泛,可以在许多地方购买到。
星耀腕表
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2023-11-29 07:05
【古月居《ros入门21讲》学习笔记】06_ROS常用命令行工具
目录说明:1.回顾小海龟案例终端1:启动ROSmaster终端2:启动小海龟
仿真
器终端3:启动海龟控制节点:2.系统计算图:rqt_graph3.rosnoderosnodelist:显示节点列表rosnodeinfo
日有所得
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2023-11-29 07:55
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ROS学习笔记
ubuntu
linux
机器人
人工智能
Verilog
之行为建模
在程序中,initial是不能用于赋值的,但是可以用于程序的监视对于电平触发,只要有一个变化就会触发注意:在always里面的赋值,左边一定是reg类型,但是本质上没有记忆功能,区别于数据流建模,赋值左边是wire线网型有时候,要监控太多,就用@(*),注意,没有and,只有or来分隔是下降沿有效还是上升沿有效,取决于你到底是低电平还是高电平有效,低电平对应下降沿,高电平对应上升沿
JNU freshman
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2023-11-29 05:48
vivado
fpga开发
高仿手表2000值得买吗?
这种
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度极高的产品一直备受钟表爱好者
美鞋之家
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2023-11-29 03:50
「计算机网络」Cisco Packet Tracker计算机网络
仿真
器的使用
介绍CiscoPacketTracker:网络
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工具,用于模拟网络配置。
小雨星星
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2023-11-29 03:22
计算机网络
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网络
Mini Cheetah 代码分析(二)快速跑起
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安装完成后,该教程实现迅速让小狗在
仿真
里走起来。一、代码的编译与运行(全程需要联网)1编译首先确保已经安装了gitcdCheetah-Softwarecdscripts#必须确保进入了该文件夹中.
阿狸OKay
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2023-11-29 02:14
四足机器人
人工智能
MIT Mini Cheetah
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环境搭建(VMware中的ubuntu20.04,含问题解决)
MITMiniCheetah开源四足机器人
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环境20211130接下来是我遇见的问题,下载了大文件到windows上,但是不知道怎么
为所爱的人努力
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2023-11-29 02:11
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MIT Mini Cheetah四足机器狗开源代码
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环境搭建以及问题报错汇总
VMwareubuntu20.04(虚拟机的安装教程csdn很多,如果还木有安装可以搜一下20.04版本的安装,装一样的版本控制变量嘛)参考主体:MITMiniCheetah
仿真
环境搭建(VMware中的
不摆烂的fy
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2023-11-29 02:36
四足机器人
ubuntu
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开源
方案分享--直驱式风力发电实验
仿真
平台
在能源枯竭与环境污染问题日益严重的今天,风力发电已经成为绿色可再生能源的一个重要途径。永磁直驱风力发电机不仅可以提高发电机的效率,并且因为发电机采用了永磁结构,省去了电刷和集电环等易耗机械部件,提高了系统的可靠性,而且不需要电励磁装置,能在增大电机容量的同时,减少体积。另外,风力机的直驱化也是当前的一个热点趋势。目前大多风力发电系统发电机与风轮并不是直接相连,而是通过变速齿轮连接,这种机械装置不仅
拎壶沖
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2023-11-29 02:04
模型开发功率模组
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基于simulink的MPPT
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输出最大功率
目录1.算法
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效果2.MATLAB核心程序3.算法涉及理论知识概要4.完整MATLAB1.算法
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效果matlab2022a
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结果如下:2.MATLAB核心程序3.算法涉及理论知识概要A345Simulink
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Simulink控制器
matlab
MPPT
阻塞赋值和非阻塞赋值的区别
(要点为串行,立即生效)(2)非阻塞赋值(<=)在赋值开始时计算表达式右边的值,在本次
仿真
周期结束时才更新被赋值变量,即赋值不是立即生效的;非阻塞赋值允许块中其他语句同时执行
朝饮坠露兮
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2023-11-29 01:17
笔记
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fpga开发
【FPGA】八、UART串口通信
文章目录前言一、UART简介1、基本概念2、UART协议3、波特率简介二、UART串口回环实验1、设计思路2、程序代码①串口接收模块②串口发送模块③串口顶层模块④串口
仿真
模块3、
仿真
验证总结前言在我们进行
卡夫卡与海
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2023-11-29 00:26
FPGA基础
人工智能
fpga开发
FPGA学习路线by老石谈芯
我总结了这份FPGA学习路线:搞定这四点,你也能轻松进阶(老石谈芯).摘要FPGA学习路线(一)编程语言1硬件描述语言HDL2寄存器输入集语言RTL2.1如何入门2.2最大的思维转变3推荐转向学习System
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fpga
FPGA记录系列(二):
Verilog
中的参数传递和不同的调用子模块写法
文章目录项目场景:
Verilog
代码截图:
Verilog
代码分析:项目场景: 阅读了一下systemgenerator生成的源代码,一开始对testbench中的调用模块的方式不是很理解,后来发现其实这就是
yufan_fw
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2023-11-29 00:25
FPGA与嵌入式
fpga开发
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基础(六)
六、
Verilog
程序设计语句和描述方式6.1数据流建模6.1.1显式连续赋值语句语法:;Assign#=Assignmentexpression;两条语句:第一条语句是对连线型变量进行类型说明的语句;
_花间
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2023-11-29 00:52
FPGA入门
fpga开发
verilog
中函数的调用
模块中函数的调用modulefunction(str1,str2);inputstringstr1,str2;wirea;assigna=strstr(str1,str2);functionstrstr;//比较两字符串,看str1是否包含str2inputstringstr1;inputstringstr2;integerlen1,len2;integercnt;strstr=0;len1=st
与fpga斗智斗勇
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2023-11-29 00:22
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Verilog
时钟分频设计
偶数分频的
verilog
描述如下所示:moduleeven(inputcl
sdf_4869
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2023-11-29 00:21
FPGA开发
fpga开发
Verilog
分频器设计(奇偶分频)
一、偶数分频以上是实现2、4、10分频的
Verilog
实现代码及
仿真
结果时序图,分析一下:对于2这样的简单分频实现,直接在输入时钟的每个上升沿取反即可,时序图中可见clk_div2就是在clk时钟的每个上升沿取一次反
捞星星
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2023-11-29 00:50
fpga开发
Verilog
创建子模块并调用
创建子模块并调用moduletop_module(inputx,inputy,outputz);wireo1,o2,o3,o4;Aia1(x,y,o1);Bib1(x,y,o2);Aia2(x,y,o3);Bib2(x,y,o4);assignz=(o1|o2)^(o3&o4);//Oryoucouldsimplifythecircuitincludingthesub-modules://assi
onesway2018
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2023-11-29 00:17
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FPGA学习入门计划-小白入门
1.入门学习计划-再学习FPGA之前,先确定我们需要学习什么1.编程语言,FPGA的开发语言叫做硬件描述语言HDL,或者是寄存器传输级语言RTL,主流的硬件描述语言有VHDL和
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一口闷一罐可乐
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2023-11-29 00:47
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Verilog
:动态位宽 rom [4+:3]
写法:vect_1[4+:3]表示,起始位为4,宽度为3,**升序**,则vect_1[4+:3]=vect_1[6:4]vect_1[4-:3]表示,起始位为4,宽度为3,**降序**,则vect_1[4-:3]=vect_1[4:2]用途:将网络参数放入FPGA内部时,在索引权值时用到该用法
崽崽今天要早睡
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2023-11-29 00:16
#
▶Verilog语法
fpga开发
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