hdlbits

verilog练习：hdlbits网站系列完结！

中提到了verilog学习，推荐了一个可以练习的网站：hdlbits网站，今天终于完结了。题目很基本，值得训练！记忆最深刻的是，作者设计的独热码状态机和常规的有些差异！
杰之行·2022-07-08 16:23

燧原科技2021年AI芯片研发工程师笔试

如果大家觉得自己基础知识薄弱，可以去《牛客刷题》和《HDLbits》进行巩固练习；如果有不懂的题目还可以参考文章《牛客刷verilog》PartIVerilog快速入门和verilog练习：hdlbits
杰之行·2022-07-08 16:23

HDLBits->Circuits->Arithmetic Circuitd->3-bit binary adder

Verilog实例数组对于一个定义好的简单module，例如加法器之类，如果我们要对其进行几十次几百次的例化，并且这些例化基本都是相同的形式，那么我们肯定不能一个个的单独对其进行例化，此时我们就可以使用一种例化数组的方式进行快速的例化。举个例子，如果我们要实现的功能如下：Nowthatyo
TwoDogJay·2022-06-23 21:00

HDLBits Exams/review2015 fancytimer

根据题意得要求可以大概划分为以下几个电路：1.序列检测模块2.移位断定延迟时间模块3.计数器模块4.检测ack模块如果刷过HDLBits就可以知道这道题得前面几道题，其实对应的就是这几个小模块电路因此，
qq_42282258·2022-06-09 12:09

HDLBITS笔记37：testbench错误检测集合1

目录第一种情况：表达式不对以及输入输出的bit数目不匹配第二种情况：实例引用有误和缺少输出语句第三种情况：实例引用名和子模块中的输出名一致第四种情况：缺乏else的情况和if条件表达式有误第五种情况：细节处理：十进制、十六进制的字符表示以及缺乏beginend第一种情况：表达式不对以及输入输出的bit数目不匹配此8位宽2：1多路复用器无法正常工作。修复错误。模块声明moduletop_module
炒鸡无敌大美女·2022-06-08 12:48

Moore型状态机和Mealy型状态机的区别以及各自Verilog的实现细节：为什么Moore型状态机需要多一个状态？怎么选择用哪一种状态机？

这里举一个HDLBits上的例子：这两道题
weixin_43701504·2022-04-20 13:15

HDLBits练习-有限状态机FSM

Exams/ece2412013q4-水位问题1、输入是什么？2、现态是什么？3、次态是什么？4、转换条件是什么？5、输出是什么？在这个问题中，输入是3个传感器，现态和次态是4个水位状态（waterlevel），转换条件是3个传感器的值是什么情况，输出是水阀的开关状态。其中水阀分两类，一类是固定水阀（nominalflow），一类是辅助水阀（supplementalflow）。moduletop_
Taccc·2022-04-20 13:44

HDLbits刷题中文完整版，按照刷题网站顺序每日更新一道

目录1GettingStarted（开始）1.1GettingStarted（开始）1.2OutputZero（输出零点）2VerilogLanguage（开始）2.1Basics2.1.1Simplewire（简单电线）2.1.2Fourwires（四线）2.1.3Inverter（逆变器）2.1.4ANDgate（和门）2.1.5NORgate（或非门）2.1.6XNORgate（异或非门）2
☆柒⑦☆·2022-04-14 06:00

FPGA | Verilog学习的各大修炼圣地（推荐篇）

HDLBits：笔者最近在学习Verilog的时候遇到诸多不便，但是前不久找到了一个十分适合线上学习的网站，首先向大家推荐一个学习Verilog的好去处：HDLBits。
渣渣ye·2022-03-31 07:06

HDLBits题解

HDLBits题解一、写在前面的话这篇博文的本质不是一篇答案的汇总，HDLBits的题目组织形式是蕴含思想的（就像五三或者衡中的数学卷子），可以看到，虽然大部分前面的题目都谈不上难，但是如果一道一道的做下来
living_frontier·2021-10-28 23:43

HDLBits之Verilog学习记录 Day8

1Adder1作业：给出了一个可以做16bit加法的模块add16，实例化两个add16以达到32bit加法的。一个add16模块计算结果的低16位，另一个add16模块在接收到第一个的进位后计算结果的高16位。此32bit加法器不需要处理输入进位(假设为0)和输出进位(无需进位)，但为了内部模块为了结果的正确仍要处理进位信号。(换句话说，add16模块执行16bit的a+b+cin，而顶层模块执
开始学AI·2021-07-08 11:09

HDLBits之Verilog学习记录 Day7

1Threemodules(Moduleshift)作业：您将获得一个my_dff具有两个输入和一个输出的模块（实现D触发器）。实例化其中三个，然后将它们链接在一起以形成长度为3的移位寄存器。clk端口需要连接到所有实例。提供给您的模块是：modulemy_dff(inputclk,inputd,outputq);注意：要在模块内部进行连接，您可能需要先声明一些连线。注意命名连线和模块实例时，它们
开始学AI·2021-07-05 15:09

Vivado 2019.1 使用教程

参数verilog中参数传递与参数定义中#的作用第一个工程，多数表决器练习VerilogHDL练习题hdlbits网站上的做题笔记（5）组合逻辑：hdlbits网站上的做题笔记（4）
繁星伴晚安·2021-05-22 16:19

Verilog编程在线练习

目录一、门电路联系1.非门问题2.与门3.或非门二、组合逻辑练习1.2对1多路复用2.全加器3.卡诺地图三、时序逻辑相关练习1.D触发器2.D锁存器3.1~12计数器四、参考资料以下实验均在HDLBits—VerilogPractice
Nam、CH·2021-04-25 14:00

HDLBits：在线学习 Verilog （十四 · Problem 65-69）

本系列内容来自于知乎专栏，链接如下：https://zhuanlan.zhihu.com/c_1131528588117385216本系列文章将和读者一起巡礼数字逻辑在线学习网站HDLBits的教程与习题
数字积木·2020-09-15 06:15

HDLBits：在线学习 Verilog （十五 · Problem 70 - 74）

本系列内容来自于知乎专栏，链接如下：https://zhuanlan.zhihu.com/c_1131528588117385216本系列文章将和读者一起巡礼数字逻辑在线学习网站HDLBits的教程与习题
数字积木·2020-09-15 06:15

HDLBits：在线学习 Verilog （十二 · Problem 55 - 59）

本系列内容来自于知乎专栏，链接如下：https://zhuanlan.zhihu.com/c_1131528588117385216本系列文章将和读者一起巡礼数字逻辑在线学习网站HDLBits的教程与习题
数字积木·2020-09-15 06:14

HDLBits：在线学习 Verilog （十三 · Problem 60-64）

本系列内容来自于知乎专栏，链接如下：https://zhuanlan.zhihu.com/c_1131528588117385216本系列文章将和读者一起巡礼数字逻辑在线学习网站HDLBits的教程与习题
数字积木·2020-09-15 06:14

HDLBits：在线学习 Verilog （十一 · Problem 50 - 54）

本系列内容来自于知乎专栏，链接如下：https://zhuanlan.zhihu.com/c_1131528588117385216本系列文章将和读者一起巡礼数字逻辑在线学习网站HDLBits的教程与习题
数字积木·2020-09-15 06:14

HDLBits Day12 count clock 做一个钟表

1.BCD码进位时，判断条件是if(m<8’h59)，这里是用16进制数表示，即4位二进制数表示5，四位二进制数表示9，BCD数实际上就是十六进制数，不过是人为设置满10进1.自己写的：moduletop_module(inputclk,inputreset,inputena,outputpm,output[7:0]hh,output[7:0]mm,output[7:0]ss);always@(p
奔跑的技工z·2020-08-23 08:07

HDLbits day4

1.verilog中比较大小只能用a>b和a
奔跑的技工z·2020-08-23 08:35

HDLbits代码记录一（1.Getting started & 2.1Basics）

此博用于学习记录，如果有错误，欢迎指正。Problemsets①gettingstarted//输出1moduletop_module(outputone);assignone=1;endmodule②outputzero//输出0moduletop_module(outputzero);assignzero=0;endmoduleVerilogLanguageBasics①wire//连接out
Ingrid_学习博·2020-08-23 08:56

学会使用Hdlbits网页版Verilog代码仿真验证平台

给大家推荐一款网页版的Verilog代码编辑仿真验证平台，这个平台是国外的一家开源FPGA学习网站，通过“https://hdlbits.01xz.net/wiki/Main_Page”地址链接进入网页
weixin_30882895·2020-08-23 07:35

HDLbits答案更新系列23（5 Verification: Reading Simulation）

ReadingSimulation5.1Clock（Tb/clock）5.2Testbench1（Tb/tb1）5.3ANDgate（Tb/and）5.4Testbench2（Tb/tb2）5.5Tflip-flop（Tb/tff）结语HDLbits
wangkai_2019·2020-08-23 07:35

HDLbits答案更新系列19（3.3 Building Larger Circuits 3.3.1 Counter with period 1000等）

目录前言3.3BuildingLargerCircuits3.3.1Counterwithperiod1000（Exams/review2015count1k）3.3.24-bitshiftregisteranddowncounter（Exams/review2015shiftcount）3.3.3FSM:Sequence1101recognizer（Exams/review2015fsmseq）
wangkai_2019·2020-08-23 07:35

HDLbits答案更新系列18（3.2.5 Finite State Machines 3.2.5.27 Q6b: FSM next-state logic等）

目录前言3.2.5FiniteStateMachines3.2.5.27Q6b:FSMnext-statelogic（Exams/m2014q6b）3.2.5.28Q6c:FSMone-hotnext-statelogic（Exams/m2014q6c）3.2.5.29Q6:FSM（Exams/m2014q6）3.2.5.30Q2a:FSM（Exams/2012q2fsm）3.2.5.31Q2b:
wangkai_2019·2020-08-23 07:35

HDLbits答案更新系列10（3.2 Sequential Logic 3.2.4 More Circuits）

3.2.4MoreCircuits3.2.4.1Rule90（Rule90）3.2.4.2Rule110（Rule110）3.2.4.3Conway'sGameofLife16x16（Conwaylife）结语HDLbits
wangkai_2019·2020-08-23 07:04

HDLbits答案更新系列9（3.2 Sequential Logic 3.2.3 Shift Registers）

目录前言3.2.3ShiftRegisters3.2.3.14-bitshiftregister（Shift4）3.2.3.2Left/rightrotator（Rotate100）3.2.3.3Left/rightarithmeticshiftby1or8（Shift18）3.2.3.45-bitLFSR（Lfsr5）3.2.3.53-bitLFSR（Mt2015lfsr）3.2.3.632-b
wangkai_2019·2020-08-23 07:04

HDLbits答案更新系列13（3.2.5 Finite State Machines 3.2.5.10 Lemmings 1等）

3.2.5FiniteStateMachines3.2.5.10Lemmings1（Lemmings1）3.2.5.11Lemmings2（Lemmings2）3.2.5.12Lemmings3（Lemmings3）3.2.5.13Lemmings4（Lemmings4）结语HDLbits
wangkai_2019·2020-08-23 07:04

HDLbits答案更新系列12（3.2.5 Finite State Machines 3.2.2.5 Simple state transitions 3等 ）

目录前言3.2.5FiniteStateMachines3.2.5.5Simplestatetransitions3（Fsm3comb）3.2.5.6Simpleone-hotstatetransitions3（Fsm3onehot）3.2.5.7SimpleFSM3（asynchronousreset）（Fsm3）3.2.5.8SimpleFSM3（synchronousreset）（Fsm3s
wangkai_2019·2020-08-23 07:04

HDLbits答案更新系列11（3.2 Sequential Logic 3.2.5 Finite State Machines 3.2.5.1 Simple FSM 1等）

3.2.5.2SimpleFSM1（synchronousreset）3.2.5.3SimpleFSM2（asynchronousreset）3.2.5.4SimpleFSM2（synchronousreset）结语HDLbits
wangkai_2019·2020-08-23 07:04

HDLbits答案更新系列8（3.2 Sequential Logic 3.2.2 Counters）

目录前言3.2.2Counters3.2.2.1Four-bitbinarycounter（Count15）3.2.2.2Decadecounter（Count10）3.2.2.3Decadecounteragain（Count1to10）3.2.2.4Showdecadecounter（Countslow）3.2.2.5Counter1-12（Exams/ece2412014q7a）3.2.2.
wangkai_2019·2020-08-23 07:04

HDLBits记录（二）

记录在HDLBits上做的题目,如有错误，欢迎指正。
sinat_39901027·2020-08-23 07:22

HDLBits记录（三）

记录在HDLBits上做的题目,如有错误，欢迎指正。
sinat_39901027·2020-08-23 07:22

HDLBits记录（一）

记录在HDLBits上做的题目,如有错误，欢迎指正。
sinat_39901027·2020-08-23 07:22

HDLbits Exams/ece241 2013 q4

HDLbitsQuestion123Exams/ece2412013q4IreckonmostofguyscouldreadthroughinstructionsoverthatquestionsothatIwon’tdoanyexplanationsfurther(smile).WhileIwastryingtofigurethatquestion,Irealizedfewpointsyoumi
日落下的巴德尔·2020-08-23 06:49

HDLBits 代码输出 Circuits(二）

(1)combinationalLogic对于真值表，可以化简为“积之和”的形式（静态冒险：电路的输出在某种输入作用下，不应当发生跳变时却发生了跳变的情况。由于不同扇出路径上的不同传播时延造成的，在输出毛刺是由单个输入信号发生变化而造成时，可以通过在输出表达式的覆盖中引入冗余与项就能够消除静态冒险）1->0->1静态1冒险；0->1->0静态0冒险（动态冒险：原本期望一个输入变化会造成输出的一次变
人无再少年97·2020-08-23 05:31

hdlbits_Exams/2014_q3fsm

https://hdlbits.01xz.net/wiki/Exams/2014_q3fsmerrorinfo:moduletop_module(inputclk,inputreset,//Synchronousresetinputs
anbncn1234·2020-08-23 05:25

hdlbits_Exams/ece241_2014_q5b

https://hdlbits.01xz.net/wiki/Exams/ece241_2014_q5bmoduletop_module(inputclk,inputareset,inputx,outputz
anbncn1234·2020-08-23 05:25

hdlbits_Exams/m2014_q6b

https://hdlbits.01xz.net/wiki/Exams/m2014_q6bmoduletop_module(input[3:1]y,inputw,outputY2);reg[3:1]d;
anbncn1234·2020-08-23 05:25

hdlbits_Fsm_hdlc

https://hdlbits.01xz.net/wiki/Fsm_hdlc有errormoduletop_module(inputclk,inputreset,//Synchronousresetinputin
anbncn1234·2020-08-23 05:25

hdlbits_Exams/2014_q3c

https://hdlbits.01xz.net/wiki/Exams/2014_q3cmoduletop_module(inputclk,input[2:0]y,inputx,outputY0,outputz
anbncn1234·2020-08-23 05:25

hdlbits_ece241_2013_q8

https://hdlbits.01xz.net/wiki/Exams/ece241_2013_q8moduletop_module(inputclk,inputaresetn,//Asynchronousactive-lowresetinputx
anbncn1234·2020-08-23 05:25

hdlbits_Exams/review2015_shiftcount

https://hdlbits.01xz.net/wiki/Exams/review2015_shiftcountmoduletop_module(inputclk,inputshift_ena,inputcount_ena
anbncn1234·2020-08-23 05:24

Fsm1_hdlbits

状态机学习link：https://wenku.baidu.com/view/9e44f7650066f5335a8121e3.htmlmoduletop_module(inputclk,inputareset,//AsynchronousresettostateBinputin,outputout);//parameterA=0,B=1;regstate,next_state;always@(*
anbncn1234·2020-08-23 05:24

hdlbits_shift18

moduletop_module(inputclk,inputload,inputena,input[1:0]amount,input[63:0]data,outputreg[63:0]q);always@(posedgeclk)beginif(load)q<=data;elseif(ena)beginif(amount==2'b00)q<=q<<1;elseif(amount==2'b01)q<
anbncn1234·2020-08-23 05:24

Fsm_serialdata_hdlbits

https://hdlbits.01xz.net/wiki/Fsm_serialdata看图发现先进的是bit0moduletop_module(inputclk,inputin,inputreset,
anbncn1234·2020-08-23 05:24

hdlbits_Exams/review2015_fsmseq

https://hdlbits.01xz.net/wiki/Exams/review2015_fsmseq用LFSR写更简单一些moduletop_module(inputclk,inputreset,
anbncn1234·2020-08-23 05:24

Rotate100_hdlbits

moduletop_module(inputclk,inputload,input[1:0]ena,input[99:0]data,outputreg[99:0]q);always@(posedgeclk)beginif(load)q<=data;elseif(ena==2'b10)q<={q[98:0],q[99]};elseif(ena==2'b01)q<={q[0],q[99:1]};els
anbncn1234·2020-08-23 05:24

HDLBits 系列（39）求解带有奇校验的串口接收数据的简化电路设计

目录求助原题我的方案状态转移图我的设计等待你的方案？求助原题先给出原题：（蓝色字体，即是链接本身）Wewanttoaddparitycheckingtotheserialreceiver.Paritycheckingaddsoneextrabitaftereachdatabyte.Wewilluseoddparity,wherethenumberof1sinthe9bitsreceivedmust
李锐博恩·2020-08-23 05:51
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