使用modelsim进行Verilog仿真（包含testbench编写）

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那啥书接上回
FPGA verilog入门

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前言

上一次在FPGA verilog入门中说到使用quartus II 对开发板进行操作点亮LED，在这个过程中实现了Verilog的编写以及在quartus II 中完成了功能性仿真，这回使用modelsim进行仿真。

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提示：以下是本篇文章正文内容。

一、Modelsim工程新建

与所有工程一样，File->New->Project，这就不多说了，然后就是需要新建程序，然后把程序文件添加进工程中。
仍然以点LED为例，需要使用到的文件有led0_module.v和led_tb.vt，后者为testbench文件，类似于quartus II中的波形文件。

led0_module.v文件和上一次一样，如下所示，就不多说了。

module led0_module
(
    CLK, RSTn, LED_Out
);

    input CLK;
    input RSTn;
    output LED_Out;
    
    /*************************************/
    
    parameter T1S = 26'd50;//外部晶振50M
    
    /*************************************/
    
    reg [25