五十天精通硬件设计第24天-JESD204B协议

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50天精通硬件设计第一天-总体规划-CSDN博客

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JESD204B概述

子类0：同步步骤

代码组同步(CGS)阶段

ILAS阶段

数据阶段（使能字符替换）

哪些方面会出错？

陷入CGS模式：如果SYNC保持逻辑低电平；或者脉冲高电平持续时间少于4个多帧：

如果SYNC变为高电平且持续约4个多帧，则停留在ILAS模式：

进入数据阶段但链路偶尔会复位（先返回CGS和ILAS阶段，再进入数据阶段）：

关于排除链路故障的其他一般提示：

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ESD204B是最近批准的JEDEC标准，用于转换器与数字处理器件之间的串行数据接口。它是第三代标准，解决了先前版本的一些缺陷。该接口的优势包括：数据接口路由所需电路板空间更少，建立与保持时序要求更低，以及转换器和逻辑器件的封装更小。多家供应商的新型模拟/数字转换器采用此接口，例如ADI公司的 AD9250。

与现有接口格式和协议相比，JESD204B接口更复杂、更微妙，必须克服一些困难才能实现其优势。像其他标准一样，要使该接口比单倍数据速率或双倍数据速率CMOS/LVDS等常用接口更受欢迎，它必须能无缝地工作。虽然JESD204B标准由JEDEC制定，但某些特定信息仍需要阐明，或者可能散布于多个参考文献中。另外，如果有一个简明的指南能概要说明该标准、工作原理以及如何