FPGA学习记录：第28章 VGA显示器驱动设计与验证

硬件平台：Cyclone IV E EP4CE10F17C8
开发平台：Quartus II 64-Bit Version 13.0.1 Build 232 06/12/2013 SP 1 SJ Full Version
开发板：野火征途pro
实验项目：vga_colorbar
实验模块：vga_ctrl

学习心得：
1.简单驱动设计的流程与方法
2.各驱动模块之前的时序匹配。
3.模块之间有闭环，牵一发而动全身，所以在分别设计各个模块时要尽量考虑全面。
4.assign语句中的三目运算符 Z = M ? A : B ，对应的电路就是一个与或门，即逻辑代数Z=MA+M’B

本实验问自己：
1.为什么要添加pix_data_req信号？
2.为什么要将(pix_x,pix_y)=(0,0)提前一个时钟周期？
3.为什么能够将(pix_x,pix_y)=(0,0)提前一个时钟周期，原本pix_x/y是与预期设计相符的这样修改不会引起vga驱动输出的时序混乱吗？
答案见如下时序图以及代码中的注释。

module  vga_ctrl
(
    input   wire            vga_clk     ,   //输入工作时钟,频率 25MHz
    input   wire            sys_rst_n   ,   //输入复位信号,低电平有效
    input   wire    [15:0]  pix_data    ,   //输入像素点色彩信息

    output  wire    [9:0]   pix_x       ,   //输出有效显示区域像素点 X 轴坐标
    output  wire    [9:0]   pix_y       ,   //输出有效显示区域像素点 Y 轴坐标
    output  wire            hsync       ,   //输出行同步信号
    output  wire            vsync       ,   //输出场同步信号
    output  wire    [15:0]  vga_rgb         //输出像素点色彩信息
);

//parameter define
parameter H_SYNC    =   10'd96  ,   //行同步
          H_BACK    =   10'd40  ,   //行时序后沿
          H_LEFT    =   10'd8   ,   //行时序左边框
          H_VALID   =   10'd640 ,   //行有效数据
          H_RIGHT   =   10'd8   ,   //行时序右边框
          H_FRONT   =   10'd8   ,   //行时序前沿
          H_TOTAL   =   10'd800 ;   //行扫描周期
parameter V_SYNC    =   10'd2   ,   //场同步
          V_BACK    =   10'd25  ,   //场时序后沿
          V_TOP     =   10'd8   ,   //场时序上边框
          V_VALID   =   10'd480 ,   //场有效数据
          V_BOTTOM  =   10'd8   ,   //场时序下边框
          V_FRONT   =   10'd2   ,   //场时序前沿
          V_TOTAL   =   10'd525 ;   //场扫描周期

//wire define
wire            rgb_valid   ;       //VGA有效显示区域
wire            pix_data_req;       //像素点色彩信息请求信号
//reg define
reg     [9:0]   cnt_h       ;       //行同步信号计数器
reg     [9:0]   cnt_v       ;       //场同步信号计数器

//cnt_h:行同步信号计数器
always@(posedge vga_clk or negedge sys_rst_n)
    if(sys_rst_n == 1'b0)
        cnt_h   <=  10'd0;
    else    if(cnt_h == H_TOTAL - 1'd1)
        cnt_h   <=  10'd0;
    else
        cnt_h   <=  cnt_h + 1'd1;

//hsync:行同步信号
assign  hsync   =   (cnt_h  <=  H_SYNC - 1'd1) ? 1'b1 : 1'b0;

//cnt_v:场同步信号计数器
always@(posedge vga_clk or negedge sys_rst_n)
    if(sys_rst_n == 1'b0)
        cnt_v   <=  10'd0;
    else    if((cnt_v == V_TOTAL - 1'd1) && (cnt_h == H_TOTAL - 1'd1))
        cnt_v   <=  10'd0;
    else    if(cnt_h == H_TOTAL - 1'd1) //扫描完一行后(即cnt_h达最大)场加一
        cnt_v   <=  cnt_v + 1'd1;
    else
        cnt_v   <=  cnt_v;

//vsync:场同步信号
assign  vsync   =   (cnt_v  <=  V_SYNC - 1'd1) ? 1'b1 : 1'b0;

//rgb_valid:VGA 有效显示区域
assign  rgb_valid = ((cnt_h >= (H_SYNC + H_BACK + H_LEFT))
                    &&(cnt_h < (H_SYNC + H_BACK + H_LEFT + H_VALID)))
                    &&((cnt_v >= (V_SYNC + V_BACK + V_TOP))
                    &&(cnt_v < (V_SYNC + V_BACK + V_TOP + V_VALID)))
                    ? 1'b1 : 1'b0;

/* 注：显示数据产生，会滞后坐标(0,0)一个vga_clk，所以要把坐标
(0,0)的出现提前一个vga_clk，修改后，vga_pic模块中产生显示数据
pix_data则可直接使用时序逻辑always语句，并且实际输出至vga显示
器的同步信号h/vsync的产生只与cnt_h/v有关，所以使pix_x,y=(0,0)
对模块输出的场同步没有影响，而rgb因pix的修改变正确*/

/* pix_data_req:像素点色彩信息请求信号,超前 rgb_valid 信号一个
时钟周期，从而使(pix_x,pix_y)=(0,0)提前一个时钟周期 */
/*减1使(pix_x,pix_y)=(0,0)提前一个时钟周期场坐标无需减一，若场
减一则相当于提前 H_TOTAL 个时钟周期*/
assign  pix_data_req = ((cnt_h >= (H_SYNC + H_BACK + H_LEFT - 1'b1))
                        &&(cnt_h < (H_SYNC + H_BACK + H_LEFT + H_VALID - 1'b1)))
                        &&((cnt_v >= (V_SYNC + V_BACK + V_TOP))
                        &&(cnt_v < (V_SYNC + V_BACK + V_TOP + V_VALID)))
                        ? 1'b1 : 1'b0;

//pix_x,pix_y:VGA有效显示区域像素点坐标
assign  pix_x = (pix_data_req == 1'b1)
                ? (cnt_h - (H_SYNC + H_BACK + H_LEFT - 1'b1)) : 10'h3ff;
                //提前一个时钟周期即cnt_h = 143时，pix_x=0
                //减1使(pix_x,pix_y)=(0,0)提前一个时钟周期
assign  pix_y = (pix_data_req == 1'b1)
                ? (cnt_v - (V_SYNC + V_BACK + V_TOP)) : 10'h3ff;
                //场坐标无需减一，若场减一则相当于提前 H_TOTAL 个时钟周期

//vga_rgb:输出像素点色彩信息
assign  vga_rgb = (rgb_valid == 1'b1) ? pix_data : 16'b0;


endmodule