【EDA工具】

因为转ic，对EDA工具不甚了解。阅读《SOC设计方法与实现》第三章SOC设计与EDA工具。

1. ESL

Electronic System Level：电子设计系统级

• 功能设计：功能模型，输入输出端口，通信，控制流
• 基于应用的架构设计
• 基于平台的架构设计：建立硬件平台的虚拟原型机

ESL用 C/C++/SystemC/Systemverilog 建模
软硬件协同验证工具有Mentor的Seamless和Carbon Design System的SoC designer。Mentor的Catapult可实现C++到RTL的综合。

2. 验证的分类及相关工具

2.1 验证方法的分类

1. 动态验证：仿真、激励
2. 静态验证：形式验证，需要有正确模型参考

2.2 动态验证及相关工具

动态验证的仿真工具主要有电路级仿真工具和逻辑仿真工具。

1. 电路级仿真工具
   模拟晶体管级的行为特性，主要用于模拟电路的设计。
   （1）SPICE（Simulation program with integrated circuit emphasis）HSPICE/PSPICE/Or CAD/Electronics Workbench等EDA工具都基于SPICE开发。
   （2）NanoSim
   Synopsys开发的针对模拟、数字和混合信号设计验证的晶体管级仿真工具。结合了TimeMill和PowerMill中的仿真工具，可完成时序分析和功耗分析。

2. 逻辑仿真工具
   仿真行为级，RTL级和门级网表的数字电路。
   （1）基于事件的仿真器
   算法多采用事件驱动方式。仿真器在时钟内部或在时钟边界上捕获事件。
   （2）基于周期的仿真器
   VCS：结合周期算法和事件驱动算法，完全支持标准的Verilog HDL语言和SDF。
   Modelsim：支持VHDL和Verilog混合仿真。

2.3 静态验证及相关工具

通常先静态验证再动态仿真，确定具体行为正确性。

1. 形式验证工具
   
   采用匹配点并比较点之间的逻辑完成等效性检查（Equivalence Check）
   通常用来比较RTL代码与布局布线后提取的网表逻辑功能是否一致，加入扫描链之前与之后的网表在正常工作模式下的功能是否一致，并对ECO修正之前的网表与ECO修正之后的网表比较。
   EDA工具包括S家Formality及C家Encounter Conformal Equivalent Checker.

2. 静态时序分析工具
   S家Primetime
   静态时序分析技术通过输入一定的设计约束来静态检查设计的时序功能，而不需要加入相应的测试向量进行逻辑功能仿真。通过路径计算延迟的总和，并比较相对于预定时钟的延迟。
   可识别建立/保持时间，最小和最大跳变延时，时钟脉冲宽度和时钟畸变，门级时钟的瞬时脉冲检测，总线竞争和总线悬浮错误，不受约束的逻辑通道。另外，一些静态时序分析工具还能计算经过导通晶体管，传输门和双向锁存的延迟，并能自动对关键路径，约束性冲突，异步时钟域和某些瓶颈逻辑进行识别和分类。

3. 逻辑综合及综合工具

S家Design Compiler

综合：硬件的行为描述转换到电路结构。将RTL级描述转换为门级网表。

• RTL转化为为优化的布尔描述
• 优化布尔方程
• 把优化的布尔描述映射为实际逻辑电路

EDA工具的综合策略：

1. 以速度为目标的综合策略
2. 成本尽可能低的综合策略
3. 速度和成本折衷的综合策略

EDA工具的优化策略：

1. 器件复用，可能会降低速度
2. 时序重排
3. 状态机重新编译

4. 可测性设计与工具

验证的矢量基于事件或时钟驱动，测试的矢量基于故障模型。测试的目的主要是检查芯片制造过程中的缺陷。

测试矢量集有有穷举矢量集，功能矢量集和基于故障模型的测试矢量集。

可测性涉及到可控制性和可观察性。

1. 内部扫描测试
   内部时序存储逻辑单元连接成移位寄存器。
   支持扫描测试的工具有S家DFT Compiler及M家DFT Advisor。

2. 自动测试矢量生成 APTG Automation Test Pattern Generation
   APTG采用故障模型，通过分析芯片的结构生成测试向量，进行结构测试，筛选出不合格的芯片。APTG和扫描测试工具配合使用，可同时完成测试矢量的生成和故障仿真。
   支持产生APTG的工具有M家Fastscan和S家TetraMAX.

3. 存储器内建自测试（Memory Built-in-self-test）
   
   电路自己生成测试向量，用于RAM，ROM，Flash等存储设备中。
   支持BIST的工具有M家的mBISTArchitect和S家SoCBIST。

4. 边界扫描测试 Boundary Scan
   实现芯片级，板级和系统级测试，最主要的功能是进行板级芯片的互联测试。该结构主要包括TAP控制器组和寄存器组。寄存器组包括边界扫描寄存器，旁路寄存器，标志寄存器和指令寄存器。主要端口为TCK, TMS, TDI, TDO。
   支持边界扫描的自动设计工具有M家的BSD Architect和S家的BSD Compiler。

5. 布局布线工具

对标准单元及子模块的位置和相互连接进行合理规划，使最后得到的芯片具有短连线长度和小布局布线面积。

EDA工具的布局布线流程：

1. 布局规划 Floorplan
2. 布局，器件的放置 Placement
3. 时钟树综合 Clock Tree Synthesis 保证每个模块及每个寄存器的时钟输入的相位误差最小，插延时单元
4. 布线 Routing

布局布线工具有S家Astro.

6. 物理验证及参数提取与相关工具

物理验证是IC设计最后一个环节，是电路设计与工艺设计的接口。

6.1 物理验证分类

1. 设计规则检查 DRC Design Rule Check
   版图设计一旦完成，必须进行设计规则检查以确保版图设计的正确性。

2. 电气规则检查 ERC Electronic Rule Check
   在版图设计中执行，检查电路开路，短路及浮动点等。

3. 版图电路图同一性比较 LVS Layout versus Schematic
   确认版图和原理图是否一致。

6.2 参数提取

经过P&R，版图设计后，根据工艺特点和参数，提取出包含描述各种线上电阻，电容及寄生电阻的网表文件。提取出的网表文件可以作为LVS的版图信息文件，也可以用来后仿真（Post-layout Simulation）

1. 1D提取：连线在垂直方向上的寄生RC参数。
2. 2-D提取：考虑垂直方向和水平方向的寄生电容。
3. 3-D提取：成为趋势

7. 著名EDA公司与工具介绍

主要有Synopsys, Cadence, Mentor Graphics, Magma，都有各自独立的流程与相应工具，以及各个设计周期中主要EDA产品。

这些工具各自都有自己的特点和特长，有一些已经成为工业界的标准。例如，Synopsys的静态时序分析工具Prime-time、晶体管级电路模拟仿真软件HSPICE、逻辑综合工具Design Compiler、Cadence的全定制芯片流程软件包ICFB，以及Mentor的DRC&LVS工具Calibre。

目前，随着EDA软件功能越来越强，各大EDA公司都已推出了RTL到GDSII的完整工具包。这样大大减少了使用不同工具所带来的数据格式不同等问题，如Synopsys的Galaxy平台、Candence公司的SoC Encounter、Magma公司的Blaster等。