FPGA篇（六）关于Modelsim仿真时不能编译`include文件解决办法【Verilog】【Modelsim】(转)

 

问题描述：

    只要用到include，编译就出错，抱怨Cannot open `include file "params.v"，但是在使用params.v文件中定义的参数时，已经在调用文件中使用了“`include params.v”命令，如果在其他文件夹中进行编译，仿真器就会报出“cannot open。。。”或者找不到params.v中定义相应的参数。

解决办法：

 

1. 将所有要编译文件放在同一个文件夹中，且编译时在该文件夹中进行编译；
2. 使用include命令时，使用绝对路径对文件进行引用；

今天用modelsim发现include关联的文件编译报语法错误，原来文件名需要写绝对路径，即使这个文件和工程其它文件在一个目录上。
例如只写成 `include "define_file.v" 是不行的，要使用绝对路径，如 `include "F:/Test_prj/rtl/define_file.v"。