HDLBITS 第12页

Verilog专题（三十八）根据波形写电路（十道题）

HDLBits网址：https://hdlbits.01xz.net/wiki/Main_Page题目一moduletop_module(inputa,inputb,outputq);//assignq

Andy_ICer·2020-08-23 04:31

Verilog专题（三十三）用两种形式的状态机（Mealy & Moore）实现补码(2‘s complementer)功能

HDLBits网址：https://hdlbits.01xz.net/wiki/Main_Page题目设计一个单输入单输出串行的补码状态机。

Andy_ICer·2020-08-23 04:30

Verilog专题（二十一）经典水库题目

HDLBits网址：https://hdlbits.01xz.net/wiki/Main_Page题目Alsoincludeanactive-highsynchronousresetthatresetsthestatemachinetoastateequivalenttoifthewaterlevelhadbeenlowforalongtime

Andy_ICer·2020-08-23 04:59

Verilog专题（四）组合逻辑中的for循环与generate-for

Andy_ICer·2020-08-23 04:59

Verilog专题（十二）Counter Design

HDLBits网址：https://hdlbits.01xz.net/wiki/Main_Page1、十进制计数器（decadecounter）题目：Buildadecadecounterthatcountsfrom0through9

Andy_ICer·2020-08-23 04:59

HDLbits代码答案（2.4 Procedures & 2.5 More Verilog Features）持更

2.VerilogLanguage2.3ProceduresProceduresincludealways,initial,task,andfunctionblocks.Proceduresallowsequentialstatements(whichcannotbeusedoutsideofaprocedure)tobeusedtodescribethebehaviourofacircuit.过

Ingrid_学习博·2020-08-23 04:27

HDLbits代码答案（3.1 Combinational Logic）持更

目录3.Circuits3.1CombinationalLogic3.1.1BasicGates3.1.2Multiplexers3.1.3ArithmeticCircuits3.1.4KarnaughMaptoCircuit3.Circuits3.1CombinationalLogic3.1.1BasicGatesWiremoduletop_module(inputin,outputout);a

Ingrid_学习博·2020-08-23 04:56

HDLbits答案更新系列22（4.2 Build a circuit from a simulation waveform）

目录前言4.2Buildacircuitfromasimulationwaveform4.2.1Combinationalcircuit1（Sim/circuit1）4.2.2Combinationalcircuit2（Sim/circuit2）4.2.3Combinationalcircuit3（Sim/circuit3）4.2.4Combinationalcircuit4（Sim/circui

wangkai_2019·2020-08-23 04:09

HDLbits答案更新系列20（3.3 Building Larger Circuits 3.3.4 FSM: Enable shift register等）

目录前言3.3BuildingLargerCircuits3.3.4FSM:Enableshiftregister（Exams/review2015fsmshift）3.3.5FSM:ThecompleteFSM（Exams/review2015fsm）3.3.6Thecompletetimer（Exams/review2015fancytimer）3.3.7FSM:One-hotlogicequ

wangkai_2019·2020-08-23 04:09

HDLbits答案更新系列16（3.2.5 Finite State Machines 3.2.5.20 Sequence recognition等）

目录前言3.2.5FiniteStateMachines3.2.5.20Sequencerecognition（Fsmhdlc）3.2.5.21Q8:DesignaMealyFSM（Exams/ece2412013q8）3.2.5.22Q5a:Serialtwo'scomplementer（MooreFSM）（Exams/ece2412014q5a）3.2.5.23Q5b:Serialtwo'sc

wangkai_2019·2020-08-23 04:09

HDLbits答案更新系列21（4 Verification: Reading Simulation 4.1 Finding bugs in code）

Bugsmux2）4.1.2NAND（Bugsnand3）4.1.3Mux（Bugsmux4）4.1.4Add/sub（Bugsaddsubz）4.1.5Casestatement（Bugscase）结语HDLbits

wangkai_2019·2020-08-23 04:09

HDLbits答案更新系列17（3.2.5 Finite State Machines 3.2.5.24 Q3a: FSM等）

3.2.5FiniteStateMachines3.2.5.24Q3a:FSM（Exams/2014q3fsm）3.2.5.25Q3b:FSM（Exams/2014q3bfsm）3.2.5.26Q3c:FSMlogic（Exams/2014q3c）结语HDLbits

wangkai_2019·2020-08-23 04:09

HDLbits答案更新系列目录（直达答案链接）

HDLbits网站题目链接1GettingStarted1.1GettingStarted（Stepone）1.2OutputZero（Zero）2VerilogLanguage2.1Basics2.1.1Simplewire

wangkai_2019·2020-08-23 04:09

HDLbits答案更新系列7（3.2 Sequential Logic 3.2.1 Latches and Flip-Flops）

目录前言3.2Sequentiallogic3.2.1LatchesandFlip-Flops3.2.1.1Dflip-flop（Dff）3.2.1.2Dflip-flop（Dff8）3.2.1.3DFFwithreset（Dff8r）3.2.1.4DFFwithresetvalue（Dff8p）3.2.1.5DFFwithasynchronousreset（Dff8ar）3.2.1.6DFFwi

wangkai_2019·2020-08-23 04:38

HDLbits答案更新系列14（3.2.5 Finite State Machines 3.2.5.14 One-hot FSM等）

3.2.5FiniteStateMachines3.2.5.14One-hotFSM（Fsmonehot）3.2.5.15PS/2packetparser（Fsmps2）3.2.5.16PS/2packetparseranddatapath（Fsmps2data）结语HDLbits

wangkai_2019·2020-08-23 04:38

HDLbits答案更新系列4（2 Verilog Language 2.5 More Verilog Features）

目录2.5MoreVerilogFeatures2.5.1Conditionalternaryoperator（Conditional）2.5.2Reductionoperators（Reduction）2.5.3Reduction:Evenwidergates（Gates100）2.5.4Combinationalfor-loop:Vectorreversal2（Vector100r）2.5.5

wangkai_2019·2020-08-23 04:38

HDLbits答案更新系列15（3.2.5 Finite State Machines 3.2.5.17 Serial receiver等）

3.2.5.18Serialreceiveranddatapath（Fsmserialdata）3.2.5.19Serialreceiverwithparitychecking（Fsmserialdp）结语HDLbits

wangkai_2019·2020-08-23 04:38

HDLbits答案更新系列5（3 Circuits 3.1 Combinational logic 3.1.1 Basic Gates 3.1.2 Multiplexers）

目录前言3.1Combinationallogic3.1.1BasicGates3.1.1.1Wire（Exams/m2014q4h）3.1.1.2GND（Exams/m2014q4i）3.1.1.3NOR（Exams/m2014q4e）3.1.1.4Anothergate（Exams/m2014q4f）3.1.1.5Twogates（Exams/m2014q4g）3.1.1.6Morelogic

wangkai_2019·2020-08-23 04:38

HDLbits答案更新系列1（1 Getting Started 2 Verilog Language 2.1 Basics 2.2 Vectors）

目录前言1GettingStarted1.1GettingStarted（Stepone）1.2OutputZero（Zero）2VerilogLanguage2.1Basics2.1.1Simplewire（wire）2.1.2Fourwires（wire4）2.1.3Inverter（Notgate）2.1.4ANDgate（Andgate）2.1.5NORgate（Norgate）2.1.6

wangkai_2019·2020-08-23 04:37

HDLbits答案更新系列2（2 Verilog Language 2.3 Module: Hierarchy）

目录前言2.3Module:Hierarchy2.3.1Modules（Module）2.3.2Connectingportsbyposition（Modulepos）2.3.3Connectingportsbyname（Modulename）2.3.4Threemodules（Moduleshift）2.3.5Modulesandvectors（Moduleshift8）2.3.6Adder1（

wangkai_2019·2020-08-23 04:37

HDLbits答案更新系列3（2 Verilog Language 2.4 Procedures）

目录前言2.4Procedure2.4.1Alwaysblocks（combination）（Alwaysblock1）2.4.2Alwaysblocks（clocked）（Alwaysblock2）2.4.3Ifstatement（Alwaysif）2.4.4Ifstatementlatches（Alwaysif2）2.4.5Casestatement（Alwayscase）2.4.6Prior

wangkai_2019·2020-08-23 04:37

HDLBits 代码输出（一)

(一）Basic掌握与门、或门、同或门、异或门的符号及其写法即可。（二）Vector（1）Vectorsmustbedeclared->type[upper:lower]vector_name;forexample:wire[7:0]w;//8-bitwirereg[4:1]x;//4-bitregoutputreg[0:0]y;//1-bitregthatisalsoanoutputport(t

人无再少年97·2020-08-23 04:53

HDLBits 系列（ending）此系列我的答案

登录处：账号：ljs521615密码：hdlbits521615登录完成后，任意选择一个话题：例如：时序逻辑部分绿色对号，代表答案正确的题目。

李锐博恩·2020-08-23 04:10

HDLBits 系列（34）Serial two's complememter（Mealy and Moore FSM）

目录Mealy状态机原题复现我的设计Moore状态机原题复现状态转移图我的设计Mealy状态机原题复现原题复现：ThefollowingdiagramisaMealymachineimplementationofthe2'scomplementer.Implementusingone-hotencoding.尽管我不太清楚这是个为啥？但既然状态转移图都给你了，设计一个mealy状态机应该不成问题：

李锐博恩·2020-08-23 04:10

HDLBits 系列（19） 12小时时钟的Verilog设计

目录背景原题复现审题我的设计设计解释欢迎加入背景这篇博客设计一个12小时的时钟，通过例化4bitBCD码计数器来设计，如果你给予的时钟周期是1s,则能够当做时钟来用哦。原题复现原题如下：Createasetofcounterssuitableforuseasa12-hourclock(witham/pmindicator).Yourcountersareclockedbyafast-running

李锐博恩·2020-08-23 04:10

HDLBits 系列（0）专题目录

本篇博文是近来总结HDLBits系列的目录，点击蓝色字体即可进入查看具体内容。HDLBits系列（1）从HDLBits中获取灵感，整顿自己，稳步前行HDLBits系列（2）如何避免生成锁存器？

李锐博恩·2020-08-23 04:10

HDLBits 系列（27）孰对孰错之 Fsm onehot？

目录前言原题复现审题我的设计测试吐槽最后的解决方案前言今天的这个问题，并没有满意的解决，路过的朋友，看出问题所在的，可以给个评论，谢谢。原题复现Fsmonehot下面是一个最基础的状态机的一部分，这是一个题目，我们用最常规的方式来解决它。原题传送审题上图是一个状态转移图，我们用给出的输入输出模型来实现这个状态机，确切的说，这不是一个完整的状态机，如果根据给的输入输出来看：moduletop_mod

李锐博恩·2020-08-23 04:10

HDLBits 系列（8）真值表产生工具推荐

关于真值表这一个话题，HDLBits这个网站讲的也确实通俗例如：组合表示电路的输出仅是其输入的函数（在数学意义上）。这意味着对于任何给定的输入值，只有一个可能的输出值。

李锐博恩·2020-08-23 04:09

HDLBits Verilog编程题128-131 Lemmings系列游戏状态机

链接：https://hdlbits.01xz.net/wiki/Lemmings1Lemmings1当前进方

Utopia_sy·2020-08-23 04:08

HDLBits刷题合集—22 Build a circuit from a simulation waveform

HDLBits刷题合集—22BuildacircuitfromasimulationwaveformHDLBits-166Sim/circuit1ProblemStatement这是一个组合电路。

GitHDL·2020-08-23 04:04

HDLBits刷题合集—20 Building Larger Circuits

HDLBits刷题合集—20BuildingLargerCircuitsHDLBits-153Exams/review2015count1kProblemStatement建立一个计数器，其计数范围为0

GitHDL·2020-08-23 04:04

HDLBits刷题合集—23 Verication: Writing Testbenches

HDLBits刷题合集—23Verication:WritingTestbenchesHDLBits-176Tb/clockProblemStatement为你提供了带有以下声明的模块：moduledut

GitHDL·2020-08-23 04:04

HDLBits刷题合集—17 Finite State Machines-3

HDLBits刷题合集—17FiniteStateMachines-3HDLBits-133FsmonehotProblemStatement给定以下具有1个输入和2个输出的状态机：假设此状态机使用独热编码

GitHDL·2020-08-23 04:04

HDLBits刷题合集—15 Finite State Machines-1

HDLBits刷题合集—15FiniteStateMachines-1HDLBits-120Fsm1ProblemStatement这是一个Moore型状态机，有两个状态，一个输入，一个输出。

GitHDL·2020-08-23 04:03

HDLBits刷题合集—2 Basics

HDLBits刷题合集—2BasicsHDLBits-2ZeroProblemStatement建立一个没有输入只有输出常数0的电路。

GitHDL·2020-08-23 04:03

HDLBits刷题合集—4 Modules: Hierarchy

HDLBits刷题合集—4Modules：HierarchyHDLBits-17ModuleProblemStatement下图显示了一个带有子模块的非常简单的电路。

GitHDL·2020-08-23 04:03

HDLBits刷题合集—11 Latches and Flip-Flops

HDLBits刷题合集—11LatchesandFlip-FlopsHDLBits-81DffProblemStatementD触发器是存储一位数据并定期更新的电路，通常变化位于时钟信号的上升沿。

GitHDL·2020-08-23 04:03

HDLBits刷题合集—13 Shift Registers

HDLBits刷题合集—13ShiftRegistersHDLBits-106Shift4ProblemStatement构建一个4位移位寄存器（右移位），具有异步置位、同步置数和使能。

GitHDL·2020-08-23 04:03

HDLBits刷题合集—7 Basic Gates

HDLBits刷题合集—7BasicGatesHDLBits-44Exams/m2014q4hProblemStatement实现以下电路：代码如下：moduletop_module(inputin,outputout

GitHDL·2020-08-23 04:03

HDLBits刷题合集—12 Counters

HDLBits刷题合集—12CountersHDLBits-99Count15ProblemStatement构建一个4位二进制计数器，其计数范围从0到15（包括0和15），周期为16。

GitHDL·2020-08-23 04:03

HDLBits刷题合集—21 Finding bugs in code

HDLBits刷题合集—21FindingbugsincodeHDLBits-160Bugsmux2代码如下：moduletop_module(inputsel,input[7:0]a,input[7:

GitHDL·2020-08-23 04:33

HDLBits刷题合集—8 Multiplexers

HDLBits刷题合集—8MultiplexersHDLBits-61Mux2to1ProblemStatement创建一个1位宽的2选1数据选择器。当sel=0时，选择a；当sel=1时，选择b。

GitHDL·2020-08-23 04:32

HDLBits刷题合集—5 Procedures

HDLBits刷题合集—5ProceduresHDLBits-26Alwaysblock1ProblemStatement由于数字电路是由与线相连的逻辑门组成的，所以任何电路都可以表示为模块和赋值语句的组合

GitHDL·2020-08-23 04:32

HDLBits刷题合集—14 More Circuits

HDLBits刷题合集—14MoreCircuitsHDLBits-117Rule90ProblemStatementRule90是一个具有有趣性质的一维元胞自动机。规则很简单。

GitHDL·2020-08-23 04:32

HDLBits刷题合集—1 入门篇

HDLBits刷题合集—1入门篇HDLBits-1Stepone欢迎来到HDLBits!

GitHDL·2020-08-23 04:32

HDLbits代码答案（2.2Vectors & 2.3Modules: Hierarchy）持更

部分知识点记录来自于HDLbits平台编写代码时所得，欢迎持续关注和错误指正。

Ingrid_学习博·2020-08-23 04:52

HDLBits——Vecotor Reversal

这道题有两种解法1、moduletop_module(input[7:0]in,output[7:0]out);assignout={in[0],in[1],in[2],in[3],in[4],in[5],in[6],in[7]};endmodule2、moduletop_module(input[7:0]in,output[7:0]out);always@*beginintegeri;for(i

hdubiggod·2020-08-23 04:13

HDLBits——Vectorgates（总线门的处理）

Buildacircuitthathastwo3-bitinputsthatcomputesthebitwise-ORofthetwovectors,thelogical-ORofthetwovectors,andtheinverse(NOT)ofbothvectors.Placetheinverseofbintheupperhalfofout_not(i.e.,bits[5:3]),andthe

hdubiggod·2020-08-23 04:12

HDLBits刷题网站错误总结（持续更新）

声明：本篇文章为杂谈，HDLBits网站里面的每道题（如有必要）会单独写一篇blog供大家参考。

hdubiggod·2020-08-23 04:12

HDLBits——Replication operator位扩展（非常有用的一道题目）

ABitofPracticeOnecommonplacetoseeareplicationoperatoriswhensign-extendingasmallernumbertoalargerone,whilepreservingitssignedvalue.Thisisdonebyreplicatingthesignbit(themostsignificantbit)ofthesmallernu

hdubiggod·2020-08-23 04:41

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HDLbits答案更新系列2（2 Verilog Language 2.3 Module: Hierarchy）

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