FPGA中建立时间与保持时间以及应用

建立时间与保持时间的概念

对于数字系统而言，建立时间（setup time）与保持时间（hold time）是基础，数字系统的稳定性绝大部分都取决与系统是否满足这两个条件，很多人都只是知道两者的概念如：

• 建立时间 ：信号必须在时钟到来之前必须保持稳定的最小时间。就好像我们赶火车必须要在提前进站一个道理，如果不能满足这个时间，信号就不能被采样，从而导致输出亚稳态的问题。
• 保持时间 ：在时钟到来以后信号必须保持的最小时间。如果不能满足这个时间，同样会出现亚稳态的问题。
  其中维基百科中对于建立时间（setup time）和保持时间（hold time）如下：

Setup time is the minimum amount of time the data signal should be held steady beforethe clock event so that the data is reliably sampled by clock. This applies to synchronous input signals to the flip-flop.（建立时间就是时钟触发事件来临之前数据需要保持稳定的最小时间，以便数据在随时钟信号采样时是准确的）

Hold time is the minimum amount of time the data signal should be held steady after the clock event so that the data are reliably sampled. This applies to synchronous input signals to the flpi-flop.（保持时间就是时钟触发事件来临之后数据需要保持稳定的最小时间，以便数据能够准确的被采样）

概念我们能够理解就是在时钟上升沿附近我们的信号需要满足一定的时间，否则就会出现亚稳态，导致系统不稳定。但