AD7606过采样模式

AD7606 的过采样模式（Oversampling Mode）是其重要特性之一，它可提升信噪比（SNR）、有效分辨率、降低系统噪声。

✅ 一、什么是过采样（Oversampling）

过采样是指 ADC 内部将每个通道采样多次，然后进行数字平均滤波，以减少随机噪声、提升信号质量。

在 AD7606 中，过采样是由芯片内部硬件自动完成的：

• 每次外部采样触发 → 芯片在内部进行多次转换 → 平均值输出
• 对外仍只输出 1 个 16 位数据 → 时序不变，但采样速度变慢

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✅ 二、如何启用过采样模式

AD7606 通过配置引脚 OS[2:0] 控制是否启用过采样以及过采样比率：

OS2	OS1	OS0	Oversampling Rate	说明
0	0	0	×1 (no OS)	默认，不使用过采样
0	0	1	×2	每通道采 2 次取平均
0	1	0	×4
0	1	1	×8
1	0	0	×16
1	0	1	×32
1	1	0	×64	每通道采 64 次取平均
1	1	1	reserved	保留，勿用

✅ 接法方式：OS0~OS2 可接至 MCU/FPGA 输出口或固定电平（上拉/下拉）。

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注意：改变 OS 设置，会影响 BUSY 信号持续时间，因为内部采样次数变多。

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✅ 三、过采样后的性能提升

Oversampling	理论 ENOB 增益	SNR 提升	代价
×2	+0.5 bit	+1.5 dB	速度减半
×4	+1 bit	+3 dB	速度 ×¼
×8	+1.5 bit	+4.5 dB	更慢
×64	+3 bit	+9 dB	仅适合低速高精度采样

举例：

• 原始 SNR（不使用 OS）为 90 dB；
• 使用 ×64 过采样后理论可达 99 dB；
• 有效分辨率 ENOB 从 ~15bit 提升到 ~18bit；

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✅ 四、时序影响：BUSY 时间变长

每提升一次过采样倍率，BUSY 高电平持续时间会延长（近似线性增长）：

• No OS：BUSY 持续约 8–9 µs
• OS×2：BUSY ≈ 16 µs
• OS×64：BUSY ≈ 500 µs 以上（不同通道不同）

你必须根据 OS 倍率调整 FPGA 读取逻辑：在 BUSY 拉低后读取数据。

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建议：通过 BUSY 下降沿判断转换结束，避免硬编码延时。

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✅ 五、使用场景推荐

场景	是否推荐过采样
高频率信号采样（>100kHz）	❌ 不推荐（OS 导致慢）
低速信号（温度、电压检测）	✅ 推荐 OS×4~64
模拟前端干扰较大	✅ 推荐，数字滤波抗噪
高频噪声信号	✅ OS 提升信噪比
实时性要求极强（高速控制）	❌ 慎用

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如果你希望同时兼顾速度和精度，可考虑 OS×2 或 OS×4 作为折中方案。

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✅ 六、Verilog 控制建议

若 OS0~OS2 接至 FPGA 控制，可设计如下接口：

assign os0 = control_reg[0];  // 控制 OS[0]
assign os1 = control_reg[1];
assign os2 = control_reg[2];

切换 OS 模式时建议在 FPGA 端打个小 delay，确保配置稳定。

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✅ 总结

特性	描述
开启方式	设置 OS2~OS0 三个引脚
功能	内部多次采样 → 平均 → 输出更干净的值
优点	有效分辨率提升、SNR 提高、抗干扰能力增强
缺点	BUSY 时间变长、采样速率变慢
适用场景	低速高精度采集、电压监控、慢变信号

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