【芯片设计- SoC 常用模块 9.1 -- PLL 介绍】

Overview

在芯片 SoC（系统级芯片）设计中，锁相环（PLL, Phase-Locked Loop） 是一种非常重要的电路，它的主要作用是：
“把一个不稳定或低频的时钟信号，变成一个稳定且更高频率的时钟信号。”

通俗易懂地理解锁相环
你可以把锁相环比喻成一个“节奏跟随器”，就像在一个舞蹈教室里：

• 有一个老师在打节拍（参考时钟）

• 学生跟着节拍跳舞（芯片里的其他模块）

• 一开始学生可能跟不上节奏（频率太低或者不稳）

• 锁相环就像一个智能助手，不断调整学生的动作，让他精准跟上老师的节拍，甚至跳得更快！

PLL 的功能

1. 时钟倍频：

   • 把外部输入的低频时钟，比如 25MHz，变成内部使用的高频时钟，比如 500MHz。