FPGA学习总结5 - 配置引脚

FPGA学习总结5 - 配置引脚

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前言

基于Xilinx Artix7平台

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1. CFGBVS：Configuration Banks Voltage Select

 7系列中，CFGBVS引脚用于确定bank0的供电电压范围以及bank14和bank15多功能引脚在配置时的电压。当CFGBVS引脚连接到高电平（VCCO_0）,bank0的操作电压应为2.5V或者3.3V，当CFGBVS引脚连接到低电平（GND）,bank0的操作电压应为1.8V或者1.5V。在配置期间，bank14和bank15电压与bank0一致。

2. VCCBATT_0：Battery Backup Supply

 FPGA内部易失性存储器的电池备用电源，该存储器存储AES解密器密钥，如果需要易失性存储区域的解密密钥，请将此引脚连接在电池上，以便在FPGA未通电时保存密钥，如果不使用失性存储区域解密密钥，VCCBATT连接至VCCAUX。此引脚名称包含“_0”,但不是I/O，不受VCCO_0影响。

3. TCK：Test Clock，IEEE Std 1149.1

 JTAG链上所有器件的时钟信号。当有多片器件时，需要上拉10k电阻，没有电缆连接时保持高电平。

4. TMS：Test Mode Select

 JTAG链上所有器件的模式选择信号。当有多片器件时，需要上拉10k电阻，没有电缆连接时保持高电平。

5. TDI：Test Data Input

 JTAG链串行数据输入。对于单片器件或JTAG链路中的第一片器件，连接该信号至现在线缆TDI引脚，如果FPGA不是链路中第一片器件，则连接至上游器件JTAG接口的TDO引脚。

6. TDO：Test Data Output

 JTAG链串行数据输出。对于单片器件或JTAG链路中的第一片器件，连接该信号至现在线缆TDO引脚，如果FPGA不是链路中第一片器件，则连接至上游器件JTAG接口的TDI引脚。

7. PROGRAM_B：Program

 低电平有效。当该管脚为低脉冲时，FPGA配置被清除，并启动新的配置序列，配置清除是在下降沿启动，新的配置序列在上升沿启动。
PROGRAM_B引脚上拉≤4.7KΩ电阻至VCCO_0确保稳定的高电平输入，可以通过按钮连接至GND，进行手动配置。
 上电时保持PROGRAM_B低电平不会使FPGA保持重置状态，相反，使用INT_B来延迟上电配置序列。

8. INIT_B：Initialization

 低电平有效，表示FPGA初始化或是配置错误。当FPGA处于配置复位状态，FPGA正在初始化（清除）配置存储器，FPGA检测到配置错误时，该引脚会被置低。
 在上电期间，拉低该引脚可以延迟上电配置，当初始化过程完成后，INIT_B引脚被释放到高阻，通过外部上拉电阻将INIT_B拉高，当在INIT_B引脚检测到高电平时，FPGA继续执行M[2:0]引脚设置的配置序列的剩余部分。
 INIT_B需连接≤4.7kΩ的电阻连接到VCCO_0，以确保高低电平的转换。

9. M[2:0]：Configuration Mod