IC验证面试经验分享——Verilog篇

面试官(高冷脸)：说说离职原因？（内心os：看看你小子是不是也被裁了还是初生牛犊不知道当今环境的恶劣在这玩裸辞）
我(已读乱回)：如果可以，我想和它回到那天相遇，让时间停止那场面试，红线划过拒绝offer的按钮，我用尽全力。–改自歌曲《如果可以》（内心os：挥手错的才能和对的相拥）

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好久没更新了，因为博主忙于面试实在是无暇整理更新，也不知道有没有掉粉，裸辞一个月拿下新offer，火速开启新的牛马生活了。之前感觉软件的面经满天飞，IC的面经还是略显小众，并且免费的帖子更少了，借此机会给大家分享一下面经，不用太感谢博主哈哈哈(自豪脸)，那就开始把!

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Verilog篇

作为一个合格的IC验证er，技能树上必然缺不了Verilog，这不一定是验证面试的重点，但是验证不是目的，不过是对设计的手段，所以最后还是回回归Verilog设计，这也是会在很多面试官的考察范围内的。这里只整理被常问的几大问题，欢迎补充

1.同步复位、异步复位、异步复位同步释放

• 同步复位：只有时钟上升沿到来，复位信号才能产生有效的变化。
  • 优点
    • 一般能保证电路是同步的
    • 确保复位只发生再时钟有效沿，可以过滤毛刺
  • 缺点
    • 复位信号的有效时长必须大于时钟周期，才能完成复位
    • 目前大部分触发器都有异步复位接口，采用同步复位相对耗费逻辑资源
      

module dff_sync(
	input clk,
	input d,
	input r_n,
	output q);
	always @(posedge clk) begin
		if(!r_n)
			q <= 0;