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低功耗设计的影响、概述、LPMM

文章目录

  • 0-低功率芯片技术或影响整个芯片设计流程
    • 设计挑战
    • 2-更高抽象层
  • 1. 数字IC设计中的低功耗处理方式概述
    • 1.1 系统层面低功耗
    • 1.2 处理器层面低功耗
    • 1.3 单元层面低功耗
    • 1.4 寄存器层面低功耗
    • 1.5 锁存器层面低功耗
    • 1.6 SRAM层面低功耗
    • 1.7 组合逻辑层面低功耗
  • 3-《Low Power Methodology Manual For System-on-Chip Design》读书笔记
    • 1 引言
      • 1.1 功耗带来的问题
      • 1.2 功耗Vs能量
      • 1.3 动态功耗
        • 1.3.1 开关功耗
        • 1.3.2 短路功耗
      • 1.4 静态功耗

0-低功率芯片技术或影响整个芯片设计流程

当恩智浦半导体开始使用先进的低功率芯片设计技术时，有一件事令其大吃一惊。“某些情况下，在实现阶段出现了两倍的产能下降。”NXP公司设计与技术负责人Herve Menager表示。

从整个行业来看，这并不是一个特例。虽然EDA供应商们一直在为两种竞争性的低功率规范争斗不休，但它们似乎忽略了一个更大的问题：类似多电压设计等低功率技术如此困难，以至于设计人员需要重新考虑整个芯片的设计流程。在最近于加州Monterey举行的电子设计过程（EDP）大会上，Menager和其它芯片设计师详细探讨了这方面的挑战。

EDA供应商们理解设计师所处的两难境地。“产能带来的影响是巨大的。”Cadence设计系统公司Encounter营销副总裁Eric Filseth说，“低功率技术不能单靠版图，这是架构方面的事，涉及验证、实现、测试等整个设计阶段。”

大多数观察人士认为，业界已经确立了诸如门控时钟和多电压阀值（multi-Vt）等一些基本的低功率设计技术，而且它们也得到了现有工具的支持。门控时钟通过限制时钟分配来减少动态功率，多电压阀值设计在非关键性能处使用高电压阀值单元来降低漏电流。

设计师遇到的难题在于怎样利用更先进的多电压技术。在采用多电压供电（multi-Vdd）方法时，一些模块

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