AD9361纯逻辑控制从0到1连载4-AD9361数据接口

参考文件《AD9361 Interface Spec v2.5.pdf》

AD9361和FPGA的数据接口如下图中红色框标识。可以配置为CMOS模式和LVDS模式。

根据不同的带宽需求，可以配置为不同的模式，如图：

大部分情况下，设置为2T2R，DDR Bus，Dual Port Full Duplex模式，这种模式最大化使用了AD9361的资源，并且可以覆盖大部分其他模式的功能。如下图所示：

收数据接口时序图如下：

发数据接口时序图如下：

根据以上模式选择，就可以写代码了。
链接：https://pan.baidu.com/s/1ZllL8FwZqQB3KavLxGuakA?pwd=7y0b
提取码：7y0b
–来自百度网盘超级会员V3的分享