刘小同学
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Cadence Allegro PCB设计88问解析(二十三) 之 Allegro中设置禁止走线打孔区域（添加Route keepout和Via keepout）

一个学习信号完整性仿真的layout工程师
Route Keepout和Via Keepout是在PCB设计中经常遇到的两个概念，也就是禁止布线和打孔。一般我们在一些高速信号的连接器的焊盘下面会挖空，为了控制阻抗来参考第三层，这时就会在新建封装添加Route Keepout或者Via Keepout，焊盘的次表层就会自动避让铜皮。
Cadence Allegro PCB设计88问解析(二十三) 之 Allegro中设置禁止走线打孔区域（添加Route keepout和Via keepout）_第1张图片
或者在设计网口的时候，为了避免一些EMC和信号干扰，也会在网口芯片下面挖空，这时就可以添加Route Keepout。
Cadence Allegro PCB设计88问解析(二十三) 之 Allegro中设置禁止走线打孔区域（添加Route keepout和Via keepout）_第2张图片

下面介绍Allegro中添加Route Keepout和Via Keepout的方法：

点击添加shape命令，然后在选择Route Keepout。如果想要在所有层添加，那么下面选择All，如果只在第二层添加，下面选择L2。然后在要添加的区域画框就行，让如下图所示：
Cadence Allegro PCB设计88问解析(二十三) 之 Allegro中设置禁止走线打孔区域（添加Route keepout和Via keepout）_第3张图片
Cadence Allegro PCB设计88问解析(二十三) 之 Allegro中设置禁止走线打孔区域（添加Route keepout和Via keepout）_第4张图片
上一篇文章：Cadence Allegro PCB设计88问解析(二十二) 之 Allegro中放入元器件 的链接如下，大家可以点击查看哟：链接:link
以上资料主要是本人在PCB设计中和网络搜索整理而成
如有雷同或错误，希望各位大神留言指正，感谢！！！
Cadence Allegro PCB设计88问解析(二十三) 之 Allegro中设置禁止走线打孔区域（添加Route keepout和Via keepout）_第5张图片

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  • zoj 3829 Known Notation(贪心) 阿尔萨斯 ZOJ
    题目链接：zoj 3829 Known Notation 题目大意：给定一个不完整的后缀表达式，要求有2种不同操作，用尽量少的操作使得表达式完整。 解题思路：贪心，数字的个数要要保证比∗的个数多1，不够的话优先补在开头是最优的。然后遍历一遍字符串，碰到数字+1，碰到∗-1,保证数字的个数大于等1，如果不够减的话，可以和最后面的一个数字交换位置（用栈维护十分方便），因为添加和交换代价都是1
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