ZYNQ PL通过EMIO ETHE1外接PHY由GMII转RGMII

ZYNQ使用AXI_Ethernet编译系统扩展多网口：

详见博客：https://mp.csdn.net/editor/html/104765046

一，硬件简介

1，3个以太网口，1个在PS，2个在PL；1个PS网口，1个PL网口在LINUX上同时使用，PL的网口挂到EMIO上。

2，从GMII过度到RGMII

GMII：

发送 gmii_tx_clk gmii_tx_d[7:0] gmii_tx_en gmii_tx_er

接收 gmii_rx_clk gmii_rx_d[7:0] gmii_rx_dv gmii_rx_er

RGMII：

发送 tx_clk tx_d[3:0] tx_ctrl

接收 rx_clk rx_d[3:0] rx_ctrl

首先数据总线从时钟单边沿采样8bit转变为了双边沿采样4bit，从88E1512 Datasheet中时序图可以直观看出这一点。RGMII中上升沿发送一字节数据的低四位，下降沿发送剩余的高四位数据。接收端时钟双边沿采样，因此125MHZ*8bit = 125MHZ*4bit*2 = 1000Mbit/s。至于GMII中的数据有效和数据错误指示信号被ctrl信号复用：tx_ctrl在时钟tx_clk上升沿发送是tx_en，在下降沿发送是tx_en ^ tx_er。rx_ctrl在时钟rx_clk上升沿接收是rx_dv，在下降沿接收是rx_en ^ rx_er。综上，RGMII接口引脚数从25个降低到14个。