xilinx原语及bank简介

在此之前我对原语的理解就跟IP核一样，只是更直接的调用底层组件，事实也确实如此，也没有使用过原语，全部通过IP手册然后调用相关IP即可，比如锁相环，FIFO，FIR，FFT，ROM，RAM这些常用IP。

但此次在编写HDMI接口驱动的时候，需要将单沿采样信号变为双沿采样的信号输出，还需要把单端信号转换为差分信号输出。实现这些功能可以调用SelectIO的IP，但是这个IP包含IDDR、ODDR、IDELAYE2等很多功能，单独调用个别功能还是比较麻烦。

此时使用原语就可以只调用需要的组件，不需要去考虑其余组件参数设置，就方便很多，借助此次机会就对IDDR、ODDR、IDELAYE2、ODELAYE2、IDELAYCRTL、ISERDESE、OSERDESE等几个原语做了简要了解，并对原语的各个模式进行了仿真，本文最初是介绍IDDR的，但在介绍IDDR这些原语之前，还需要了解一下7系列FPGA bank的分类和区别，所以就有了本文。

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原语是什么

原语(Primitive)是Xilinx针对其器件特征开发的一系列常用模块的名称，涵盖了FPGA开发过程中的常用领域，方便用户直接调用FPGA的底层组件。

Xilinx FPGA的底层组件分为10类，计算组件、IO端口组件、寄存器/锁存器、时钟组件、处理器组件、移位寄存器、配置和检测组件、RAM/ROM组件、slice/CLB组件以及G-tranceiver，相应的原语也分为10类。

举个例子，比如把FPGA的100MHz时钟信号转换为200MHz时钟信号使用，第一时间肯定想到使用锁相环进行