Metal Densigy

   IC Layout Design，在 (whole)chip Database tape out 之前，需要利用 EAD tools 验证 IC Layout，即版图上的 metal density 状况，并根据相关 rule 进行修正。

  为什么要 verify metal density? 以下逐步解说。

Metal Density Verification 的两种情形

  a. Local area metal density verification (区域性金属浓度检测)
Chip中存在区域性 metal density 的高低偏差较大状况，有的区域metal布线较密集，有的地方则布线很稀松。
  b. Whole chip metal density verification(全芯片金属浓度检测)
  首先要明确 metal density 的检测其实包括以上两种形态，可能 IC layout Engineer 平时只会面对单一情形，因为与工艺紧密相连，有时候 b 种的情形会由 foundry 厂解决。

Metal 在工艺制造中的形态

  要说清楚以上检测 metal density 的问题，得先了解 metal 在工艺制造过程中的形态。

  众所周知，IC(Integrated Circuit) 其实质就是把 mos、diode、resister、capacitor 等电子元件整合在一小小的Si晶片上，形成完整的逻辑电路，以达到控制、计算或记忆等功能。在IC工艺制程上，IC(chip)内的 Devices 均由离子扩散/植入(Ion Implant)形成，而 Devices 之间的连接则依靠 metal 导线来完成，对于采用多层 metal 布线的的 IC(chip)，其内部导线架构(interconnect)及工艺制造上就更复杂。

  IC 中的 Metal 导线是依靠物理/化学气相沉积 + 光刻、腐蚀来完成，metal 沉积在 wafer 上的普遍方式为：整个 wafer 表面沉积一层金属薄膜(film)，再在上面沉积光阻，透过 mask 做曝光及显影(photolithography)处理，从而完成 Layout pattern(metal) 到实际 wafer pattern(metal) 的转化，再通过刻蚀处理(Etching)，则 wafer 表面呈现 metal 的导线架构。(对于铜金属导线制程中用到的“双嵌刻结构”dual damascene在这不讨论)

  至此工艺上完成一层 metal 的布线，在进行后续工序前，要对 wafer 表面进行全面平坦化(global planarization)处理，采用方式譬如 CMP(chemical-mechanical polishing 化学机械抛光)，然后沉积介电材料(绝缘体)(dielectrics)，接着在理想的 planarization“平坦化”处理后的 wafer 表面做下一步的布线。

  在上面的工艺制造过程中，会发生如下情形：
  A). 在相同的刻蚀条件下及抛光处理(polishing)过程结束后，原本 Layout 上 metal density 较低的区域(local area)，对应在 wafer 上此时的 metal 的厚度要相比 metal density 较高区域的薄。故直接影响到 wafer 的平坦度，从而影响后续工序的精准度，造成IC之电性不良、直接影响 wafer 的良率(yield)。此种情形就是上面说到的 Local area metal density difference。

  B).对一个 P&R(place and route) 很合理的 IC chip 而言，内部可能不存在以上A)中的 Local area metal density difference 的情形，但在某一刻蚀条件下，当 whole chip metal density 过低时(VS Rule)，则 wafer 上对应需要刻蚀掉的 metal 量就多，容易造成刻蚀不干净，有过多 metal 残留于 wafer 上，影响后续工序。而当 whole chip metal density 过高时，则 wafer 上对应需要刻蚀掉的metal量就少，容易造成刻蚀过量，对正常的 metal 导线也去刻蚀掉。

  对于 foundry 厂，有些工艺制程已经很成熟，光刻腐蚀的条件都有一定成熟的控制，且如果产品均为一系列，则从良率上考虑，首先会稳定工艺上的一些参数，而后对 metal density 定下 rule。从而会出现对 whole chip metal density 定rule。

解决 Metal Density 困扰问题的措施

  笼统地讲，对于 metal density 较低的情况，采用在空隙位置 metal filling 的方式来增高 metal density，即 Layout Engineer 常听到的 adds dummy metal；对于 metal density 较高的情况，则采用 slot metal 的方式来降低metal density。这些操作多为 Layout Engineer 的工作，也有的让 foundry 厂来操作。

  而在实际操作中，因为 filling metal 的方式容易在 IC(chip) 中引入Interconnect Capacitance 的负面干扰，所以一般会对这些操作做改良，尽量降低metal filling 的数量。业界也一直在探讨改良的方式，比如就有很多利用 EDA tools计算/调整 P&R 的问题。以下简单做些介绍：

1. 对于 chip 内区域性 metal density 高低不同的情形，有一种叫 “Wire Spacing and Metal Filling” 的结合解决方式，其观点是对布线稠密区域进行修正，让稠密区域的走线能移开分散至metal布线稀少的区域，此外再结合 metal filling(/adds dummy metal) 的方式，让整个 chip 上各区域的 metal density 较平均，则在实际工艺制造过程中就能更有利于 wafer 的平坦化(planarization)。

2. 对于 whole chip metal density 问题，很多时候是 IC 内部布线已经很均匀，(如利用自动布局布线(Auto Placement & Routing)工具协助布线后的 layout)，很多时候是因为考虑制程要求(为保证工艺线的良率)，才会去对一些 metal density 做验证，一般发现 metal density 低于 rule 的情况较常见，然后利用 metal filling(即add dummy metal) 的方式来补足；对于 chip 内，部分 metal lines 过宽造成 tool 抽出 metal density 过高的情形，采用 slot 的方式解决。(metal lines过宽还会引起其他效应，在这忽略)

总结

  Layout 中 metal density 问题其实是与后续制造工序紧密相关的问题，Layout 中用到的各种 rule，其制定除了根据电路特性外，还紧密考虑了实际工艺制程，具体问题还得具体分析。

  Local area metal density verification 考量的是Polishing工序目的：global planarization

  Whole chip metal density verification考量的是Etching的工序效果：cleaning