2022春招——上海安路FPGA岗面经（以及乐鑫SOC面试）

前言：

      上个星期除了做了芯动科技的笔试题，后来又面了上海安路，上海安路走的内推，没有笔试这一项。过了两天朋友面了乐鑫SOC岗，跟我分享了一下经历，这里一并分享给大家，希望对各位有所帮助。

一、上海安路（FPGA开发岗）

时间：大概25分钟
内容：
①： 自我介绍，说说自己做过什么项目，在项目负责什么。然后对这项目进行提问，项目用了什么器件，也就是什么板子，用了多少逻辑单元；

②： 一个逻辑单元，有多少个查找表，多少个触发器，查找表跟触发器的比例是多少。

③ ：在做项目的时候，有没有遇到时序约束的问题，一般是怎么解决的。（开始，我以为他是问我怎么设置，就直接说了一下，设置流程，后来才知道，人家是想问我怎么优化）

④： Verilog是怎么映射到寄存器上的（我人傻了，不知道，我以为就是写完代码，EDA自己映射上去的，裂开~），这个问题后半部分是什么，我忘记了（哈哈哈，可能被问傻了）

⑤ ：忘了~

个人感受：面我的是技术人员，感觉还是挺友好的，因为问的问题比较偏向FPGA组成原理，准备的不是很充分，很多没答上来。最后问我有没有什么想向他了解的，我问了一点岗位职责，有没有住宿（没有住宿，加班没有单独发钱，而是把钱打到餐卡，吃饭抵消），然后就让我回去等通知（你们懂得~，等通知基本就是没啥希望了）。

二、乐鑫SOC岗面试

时间：30分钟
内容：
1. 简单介绍一下学习经历和项目经历。
2. 写过xdc约束文件吗，creat clkock 和create generate clock的区别。
3. 问项目，椭圆曲线签名算法，其中用了些什么算法。有些什么签名算法，他们的区别是什么。
4. 问项目细节。
5. 介绍axi协议，outstanding、
6. 低功耗设计了解哪些方法。
7. 异步跨时钟域的方法。快到慢，慢到快
8. 问fifo, verilog如何写读空、写满标志。
9. CDC，一般用什么工具去检直查。
10. 建立时间，保持时间。
11. 如何提高DDR的仿存读写能力性能12.FPGA设计和IC前端设计的区别。