DDR的VTT电源应用及其优化

论文导读：

摘要：针对高速DDR总线中的信号完整性问题，本文在分析现有的端接方式后，提出了一种新的VTT端接方式。在分析和设计的过程中，使用了Cadence仿真软件。然后根据仿真结果对相关参数进行了优化。最后，对仿真所得到的数据进行了实际测试验证，并且根据以上结果总结了设计规则。

　　关键词：DDR VTT SSTL

　　对于DDR2和DDR3的电源设计，DDR SDRAM系统通常要求有三个电源，分别为VDDQ、VTT和VREF。而VTT主要为DDR的地址、控制线等信号的信号完整性而提供的终端电阻电源，同时JEDEC标准JESD8-15(用于SSTL_18)定义了VTT要跟随VDDQ。为了满足JEDEC标准，大部分设计地址线设计通常进行如图1的端接匹配设计。使用了一个专用的终端电阻电源调整器LP2996，为每根控制信号的端接电阻提供上拉电源，同时若干个终端电阻上又增加了一个去耦电容，增加了设计的密度和成本。而有一些设计的DDR并没有使用VTT电源和端接电阻，只是在控制器端接了一个串阻；相对来说，简洁一些，同时不使用LP2996也降低了成本。什么时候可以不用VTT电源，什么时候需要用VTT电源，甚至是否可以不用VTT电源和串阻？针对此问题，本文进行了分析、仿真和验证，为设计简洁化设计提供建议。

　　对于VTT电源，只要为控制线的端接电阻提供上拉电源，在保证信号完整性的前提下，是可以去掉端接电阻的。但我们也需要知道为什么需要一个专用的终端电源调节器，以及去掉它是否会有影响。DDR2和DDR3 的接口，使用的是SSTL电平，通过对SSTL电平的分析就可以知道VTT电源的作用了。

　　DDR存储器具有推挽式的输出缓冲，而输入接收器是一个差分级，要求一个参考偏压中点VREF。因此，当使用端接电阻的时候，VTT电源能够提供电流和吸收电流。VTT电源的电流流向随着总线状态的变化而变化。因此，VTT电源需要提供电流和吸收电流(source & sink)。由于VTT电源必须在1/2 VDDQ提供和吸收电流，因此如果通过分流设计VTT而又不能允许电源吸收电流，那么就不能使用一个标准的开关电源，使用LP2996可以提供电流和吸收电流，这就是为什么需要专用电源的原因。而且，由于连接到VTT的每条信号线都有较低的阻抗，因而电源就必须非常稳定，在这个电源中的任何噪声都会直接进入信号线，如果噪声很大，相对比较器的VREF来说，大到一定程度时就会引起误触发。总线信号输出为高阻时总线上的电平为VTT，输出为0；当有高低电平输出时，总线信号以VTT电压为中心上下摆动，如图2所示。当总线信号电压超过比较器的阀值电压时，它将输出一个如图2所示的同向电压。在这个系统中，比较器的阀值电压为电源所提供的VREF电压；如果没有端接电阻，总线信号没有了直流偏置，控制器的输出在0V和VDD之间摆动；但对于DDR SDRAM来说，其内部的输出电平是一样的。去掉端接之前和之后，DDR SDRAM侧的输入输出动态电流都很小，因为总线信号连接到DDR SDRAM的CMOS的栅极，输入阻抗几乎是无穷大。

　　从上面的分析可以知道，地址线使用末端匹配时会用到VTT电源，VTT电源在匹配时要提供电流和吸收电流。故在保持信号完整性的前提下，可以将端接电阻和VTT电源省去。针对于此，下面进行仿真和验证，看什么情况下可以不用端接电阻和VTT电源。

　　从上面分析可以知道，只要保证地址线和控制线的信号完整性，可以将端接电阻去掉。下面针对不同的负载，进行SI仿真，看在什么情况下可以将端接电阻去掉。

　　一个负载DRAM

　　对于一个负载情况，用freesacle的DDR控制器ibis模型和HYNIX的DDR3 ibis模型进行仿真，用常用的工作频率333Mhz进行仿真。去掉并联端接匹配，如果不加串阻匹配，会有过冲，经过仿真比较，对于控制器来说，对驱动器为全驱、半驱，串阻从10欧姆到60欧姆进行扫描，最优的匹配是DDR控制器用半驱动，源端接串阻20欧姆或者30欧姆，结果如图1所示。图1中蓝色、红色波形分别为源端串20欧姆、30欧姆，驱动为半驱时的DDR3内部波形。

　　两个负载DRAM

　　对于两个负载情况，DDR控制器为半驱动，将VTT匹配去掉之后的拓扑进行仿真，从图2可以知道，去掉VTT并联匹配后，DDR3内部波形满足要求；相对之前波形，幅度有所提高，但并未产生过冲，数据的沿会变缓，但对于时序影响不大。实测发现与仿真结果基本一致。

　　对于两个负载的树形拓扑也进行了前仿真，走线为3000mil，对全驱和半驱分别进行了扫描，信号质量满足芯片要求。

　　四个负载DRAM

　　对于四个负载情况，使用了flyby（菊花链）型走线，并且使用了末端并联端接VTT匹配。将VTT匹配去掉之后进行全驱和半驱仿真，从图5可以知道，去掉VTT并联匹配后，位于菊花链前面3个的波形已经严重失真，如图3所示，不满足要求，加源端串阻从10欧姆到60欧姆进行扫描匹配，效果也不明显。

　　对于四个负载的树形拓扑，控制器使用半驱动和全驱动扫描，走线为3000mil，进行前仿真，信号质量满足芯片要求。

　　八个负载DRAM

　　对于八个负载情况，使用了flyby（菊花链）型走线，并且使用了末端并联端接VTT匹配。将VTT匹配去掉之后进行全驱和半驱仿真，如图4；从图4可以知道，去掉VTT并联匹配后，位于菊花链前面6个的波形已经严重失真，不满足要求。

　　对于树形结构，VTT匹配去掉之后进行全驱和半驱仿真，发现上升沿比较缓，幅度衰减比较大，已经不满足要求了。

　　从前面的仿真结果可以知道，对于一个负载情况下，可以去掉VTT电源，但是需要在源端串联电阻保证信号质量。对于两个负载情况，无论是树形拓扑还是flyby拓扑，都可以将VTT电源去掉，而且不需要在源端加串联电阻。对于4个负载情况，flyby拓扑无法去掉VTT电源，树形结构可以去掉VTT电源，源端无需加串阻。对于8个负载情况，无论树形拓扑还是flyby拓扑都无法 将VTT电源去掉。

　　从前面的仿真和实测可以知道，对于只有两个DDR负载情况，地址和控制线上的VTT终端电阻和去耦电容可以删除，提高设计简洁度；对于四个负载情况，可以后续设计可以考虑使用树形拓扑，预留VTT电源，然后实测验证是否可以去掉VTT终端电阻和去耦电容。

　　参考文献：

　　Stephen H.Hall,Garrett W.Hall,James A.McCall.High-speed digital system design:a handbook of interconnect theory and design.2000

　　DDR2 SDRAM Specification[S].2008.

　　[3]DDR3 SDRAM Standard JESD79-3D，JEDEC，September 2009.