【HDL系列】乘法器(4)——图解Wallace树

目录

一、Wallace树

二、Verilog设计

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一、Wallace树

1963年，C.S.Wallace提出的一种高效快速的加法树结构，被后人称为Wallace树。其基本思想如下在其文章中描述如下：

Assuming that all summands are generated simultaneously the best possible first step is to group the summands into threes, and introduce each group into its own pseudoadder, thus reducing the count of numbers by a factor of 1.5 ( or a little less, if the number of summands is not multiple of three). The best possible second step is to group the numbers resulting from the first step into threes and again add each group in its own pseudoadder. By continuing such steps until only two numbers remain, the addition is completed in a time proportional to the logarithm of the number of summands.

简单地讲即许多个加数求和，每3个加数分为一组，压缩至2个加数，循环往复。参考往期文章《进位保存加法器原理与设计》：https://zhuanlan.zhihu.com/p/102387648

以下是加数W1-W39的Wallace结构例子：

加法树：来自《A Suggestion for a Fast Multiplier》

在乘法器中，乘法的积为许多个部分和之和。Wallace结构可以加快乘法器的计算速度。

A*B阵列乘法器

AB两数相乘，按照一般的阵列乘法器，上图中黄色和绿色每一列的加法进位输入依赖于前一列的进位输出，而Wallace结构将部分和分组，并同时计算，在最后一级使用加法器传播进位。

以下是8*8比特的阵列乘法器Wallace树结构例子：

1、每3个加数一组，分组，不足3个保持

 

2、求出以上3个数的和与进位，参考往期文章：进位保存加法器

3、继续每3个加数分组

4、求出以上3个数的和与进位

 

5、分组

6、求和与进位

 

7、分组

8、求和与进位

 

9、最终结果求和，进位传播加法器

 

验证：

‘b10100111 = 167

‘b11011001 = 217

‘b1000110110001111 = 36239 = 167 * 217

二、Verilog设计

设计一个8*8 Wallace树型阵列乘法器。

（1）设计CSA加法器，此部分很简单，与全加器类似；

（2）Wallace结构连接，为了连线简单，只做原理性的连接，就使用较大的位宽，让综合器去优化；

 

输入XY相与

CSA level 0/1

 

CSA level 2/3

 

最后一级加法器

Wallace树阵列乘法器，源码公众号回复“00f”。

 

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