关键路径、流水线都是什么呢？

　　关键路径是指设计中从输入到输出经过的延时最长的逻辑路径。优化关键路径是一种提高设计工作速度的有效方法。一般地，从输入到输出的延时取决于信号所经过的延时最大路径，而与其他延时小的路径无关。在优化设计过程中关键路径法可以反复使用，直到不可能减少关键路径延时为止。EDA工具中综合器及设计分析器通常都提供关键路径的信息以便设计者改进设计，提高速度。

　　关键路径是一个系统内计算时间最长的纯粹组合逻辑路径。如果系统的运行时钟周期小于关键路径长度，会造成什么恶果呢？那么关键路径上的节点尚未计算完毕（物理上就是信号还未稳定），下个时钟触发沿就来到了，造成寄存器锁存了不稳定的错误的数据，最后造成整个系统输出错误结果。因此，关键路径是决定系统时钟周期最小值的主要因素，系统时钟周期只能大于或等于关键路径长度。

 

　　流水线就是在数据通路上引入流水线寄存器来缩短关键路径，即通过插入流水线来减少关键路径，不过会增加数据的输出延时。

 

　　想要详细了解的可以阅读书籍（如今已经绝版）：VLSI Digital Signal Processing Systems：design and Implementation（VLSI 数字信号处理系统：设计与实现）