2016秋季，DDS 作业

提交名单

• 提交截止日期2017年2月22日AM 9点，以博客发表时间为准
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  1. 田栋 http://blog.csdn.net/crescentd/article/details/54632284
  2. 殷松 http://blog.csdn.net/Eason66666/article/details/56012590
  3. 王婷琦 http://blog.csdn.net/wickedwtq/article/details/54582181
  4. 李京会 http://blog.csdn.net/balee11/article/details/55511287
  5. 鞠汉 http://blog.csdn.net/qaseesaq/article/details/55261389
  6. 刘权 http://blog.csdn.net/xiu52t/article/details/54927858
  7. 刘溪 http://blog.csdn.net/stream_flowing/article/details/53770663
  8. 马德壮 http://blog.csdn.net/proton_boke/article/details/53768808
  9. 夏健力 http://blog.csdn.net/shamogebitianye/article/details/54631064
  10. 郭云海 http://blog.csdn.net/gyh3313/article/details/53750240
  11. 刘阳 http://blog.csdn.net/wozhenbang/article/details/53574353
  12. 郭治卫 http://blog.csdn.net/taller_/article/details/56289753

作业要求

在FPGA上设计一个DDS模块，在DE0 开发板上运行，在FPGA芯片内部合成出数字波形即可。不用输出模拟信号，本模块满足以下条件

• 使用板载晶振的50MHz时钟，合成以下频率的信号
• 1、500KHz 正弦波信号。 2、1MHz 正弦波信号。 3、3MHz 正弦波信号。
• 频率字字长32位，波表ROM尺寸为 10比特地址，1024个word
• 波形格式为2补码格式，12比特量化
• 每个CLK输出一个有效样点。
• 输入信号为频率字和频率字输入使能信号
• 使用板载的拨码开关（Switch）控制生成的波形信号的不同频率。

注意：波表ROM代码是用matlab或C打印生成的。不要手写

内容要求

• 使用CSDN技术博客交作业
• 人工绘制的 电路结构RTL设计图，该图片用于说明你设计电路时的想法，注意要在RTL图中画出Verilog代码中的 生成D触发器 reg 变量
• Quartus扫描生成的电路RTL图，该图片用于说明Quartus的电路编译结果
• 相位累加器的输出，SignalTap截图
• 波表ROM的输入地址，SignalTap截图
• 至少捕获 一个完整的输出正弦波形周期的上述数据数值的SignalTap截图。
• 输出正弦波的样值波形，SignalTap截图
• 提交Verilog、相关MATLAB 代码，请使用博客中提供的代码块功能
• 分析输出的正弦波信号的频谱，Matlab 截图

评分原则和加分选项

• 文档写的清晰加分
• RTL画的结构合理加分
• 代码结构清晰的加分（所有代码放在一个module里的差评）
• 代码排版优美注释明确加分
• 利用正弦波形对称性进行波表压缩的，加分
• 输出波形频谱分析做的直观易懂的加分
• 能够对比波表压缩和不压缩的频谱特性的，加分
• 能够使用数学排版语言，在博客中，使用数学公式分析DDS的设计结构带来的误差，以及频谱分析方法带来的误差，加分